片上系统(SOC)需要在单个硅片上实现数模混合集成。与数字系统工艺兼容、功耗面积等指标优化的高性能模数转换器(ADC)是SOC中非常重要的单元。因此，基于标准CMOS工艺，通过结构研究来提高速度和分辨率、优化功耗面积等指标，是ADC的重要研究方向之一。 论文对电荷转移流水线ADC的高速高精度设计和功耗面积优化做了较为深入的研究，主要的成果有：1.研究了流水线级电路的建立过程特性，在此基础上提出了一种优化建立起点和不完全建立相结合来提高速度的方法。该方法试图打破常规的设计思路，从一个新的角度探讨了高速流水线ADC的设计，电路分析和仿真以一个12-bit流水线ADC为例，验证了该方法对速度的提高可达一倍；2.提出了一种电容失配校准方法，通过电荷相加、电容交换和电荷反转移的电路技术，将电容失配误差减小至其2次项。所构造的ADC模型仿真演示了一个由4-bit电容匹配精度实现12-bit积分非线性(INL)的例子，验证了电容失配校准的有效性。与现有校准方法相比，新方法具有设计简单、面积和功耗小的优点。3.提出了一种改进的电容误差平均技术，以优化电容误差平均技术的性能指数(分辨率×速度与功耗×面积之比)。该技术改进了采样电路结构，加快了建立速度，并在此基础上引入输入SHA消去技术和单元共享技术，减少了功耗和面积。电路分析表明，速度优化的典型值为14％(OTA为开关电容共模反馈)和23％(OTA为非开关电容共模反馈)，而功耗均可优化一半左右。 论文的另一部分工作是高速高精度ADC的电路设计和测试。基于电容失配校准方法和改进的电容误差平均技术，分别设计了13-bit，3MS/s的流水线ADC和13-bit，5MS/s的流水线ADC。两种设计均采用上华0.8μmDPDMCMOS工艺，其中第一种芯片的测试结果表明，ADC得到了0.5LSB的DNL和2.5LSB的INL，当采样率和输入正弦信号频率为(614KHz，19.2kHz)时64.1dB的SINDR和71.2dB的SFDR，以及当采样率和输入频率为(2MHz，125kHz)时62.08dB的SINDR和70.6dB的SFDR；第二种芯片的晶体管级仿真表明，在9-bit的电容匹配、σ(VT)=15/√W·LmV和σ(W)/W=0.02/√W·L的晶体管匹配条件下，当采样率和输入频率为(5MHz，40kHz)时，ADC可得到74dB的SINDR。