随着现代科技的发展,集成电路(IC,Integrated Circuit)制造技术不断应用到生产生活的各个方面,功能的不断完善和强大推进其设计工艺向纳米节点迈进,如何保证电路功能可靠性及较高的成品率成为研究的热点。物理设计的布线阶段含有最丰富和最精确的可制造信息,在电路设计阶段对版图布线进行分析和优化是提高成品率的重要手段。版图关键面积和线网的可优化空间是实际的版图优化过程中重要的参考信息。本文提出基于形态学算法的线网的可优化空间提取方法及其邻接表的存储结构,并提出基于线网可优化空间的版图布线自动优化算法。线网的可优化空间是实际版图优化过程中的重要参考信息。可优化空间是指在满足集成电路版图布线规则和关键面积约束条件下线网可扩宽或者移动的位置空间,它表征了线网被优化的可能性。本文使用形态学方法提取线网的可移动距离进而得到线网的可优化空间,并结合图论建立线网可优化空间的邻接表存储结构,介绍邻接表存储结构的实现方式,并分析了邻接表存储方式的优越性。在电路设计制造过程中,缺陷分布是随机的,为了精确地减小由随机缺陷引起的版图关键面积,本文提出了基于可优化空间的版图布线自动优化算法。该算法在优化前对线网的可优化空间进行探测,并结合线网的灵敏度大小,对线网进行先开路后短路的整体自动优化,从而达到最大的优化效果。与以往优化过程中对线网进行整体扩宽或者移动不同,本文算法首先检测关键面积的特征信息,然后根据关键面积的特征信息和线网的可优化空间,实现了在满足设计规则的条件下对线网的局部自动优化。实验结果表明,该算法能实现对小区域关键面积的精确优化,避免对线网进行整体移动或者扩宽,节约布线资源,对版图精确优化具有指导意义。