【摘 要】
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Viterbi算法是卷积编码的最大似然译码算法。Viterbi译码器是Viterbi算法的硬件实现。在数字通信领域,卷积码编码应用得很广泛,因此如何提高Viterbi译码器的译码速度,使其能
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Viterbi算法是卷积编码的最大似然译码算法。Viterbi译码器是Viterbi算法的硬件实现。在数字通信领域,卷积码编码应用得很广泛,因此如何提高Viterbi译码器的译码速度,使其能够应用于高速数字通信的不同应用场合是一个很重要的问题。本文设计了一个高速(2,1,6)Viterbi译码器,在分支度量单元(BMU,BranchMetric Unit)采用3比特量化软判决,获得比硬判决额外的2～3dB的增益。通过采用并行基-4结构和比特级进位保存算法(CSA,Carry-Save Arithmetic),改进了Viterbi算法中加-比-选单元(ACSU,Add-Compare-Select Unit)的结构,消除传统行波进位加法(RSA,Ripple-Carry Adder)结构中的进位链,缩减了Viterbi译码器的关键路径,极大的降低了译码时延。设计幸存路径存储单元(SMU,Survivor path Memory Unit)时,采用了寄存器交换(RE,Register-Exchange)输出方式。本文Viterbi译码器的设计采用Top-Down的设计方法,采用Verilog硬件描述语言进行了RTL级的描述,并利用ActiveHDL7.2和Simulink在加性高斯白噪声信道进行了联合仿真,误码率达到工程标准的要求,并在Synplify pro8.1下综合后,进行了译码器关键路径的分析。本设计在满足译码性能的同时,能够获得很高的译码速度,适用于许多的中、高速的应用。
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