高速缓冲存储器(Cache)有效弥补了处理器与主存储器之间的速度差距,加快了处理器对存储器的读写速度,提高了DSP(Digital Signal Processor)系统性能。但是Cache因其面积大、速度快、访问频繁,被视为处理器芯片功耗的主要来源。如何设计一个高性能低功耗的Cache,对于DSP处理器整体性能有着重要的意义,已经成为了一个热点问题。本文设计了一种指令Cache:通过添加一个具有重装功能的Line Buffer,有效减少了CPU对Cache的访问次数,从而降低了指令Cache的相关功耗。并且在Cache发生缺失时,重装控制单元能在6个时钟周期内将片外存储单元中的指令送到CPU取指单元,有效提高了指令Cache的性能。对于指令Cache的设计主要包括基本参数的设计,指令Cache体系结构的设计,各个功能模块的设计,以及Line Buffer的设计。其中,在对指令Cache设计时,需要根据DSP处理器的具体特征合理规划好工作流程,减少指令Cache命中时间。整个指令Cache的设计采用自顶向下的设计流程,以硬件描述语言VHDL作为输入工具进行指令Cache的设计。使用Mentor公司的Modelsim对设计进行功能仿真,以SYNOPSYS公司的综合工具Design Compiler对指令Cache部分进行逻辑综合。综合和仿真结果表明:整个指令Cache的设计实现了所有预期功能,满足了路径延时的要求,在最坏情况下最长路径延时为1.66ns。通过运行3种基准测试程序得出:Line Buffer可以使CPU对指令Cache访问频率减少35%,有效降低了指令Cache的功耗。目前该设计已成功应用于32位的高端DSP中,并使其整体功耗位于0.5mW/MIPS以内。