低密度奇偶校验码(Low-Density Parity-Check,LDPC)是当前性能最优的纠错码之一,其性能接近香农限,目前被广泛应用于数据存储和各类通信标准领域中,在2016年召开的3GPP会议中,LDPC码被确定为5G通信中增强型移动网络(enhance Mobile Broadband,e MBB)的编码方案。随着5G通信技术的发展,智能家居、物联网等技术将广泛运用,是未来5G通信中m MTC业务的主要应用场景。为满足不同场景的应用需求,要求编码方式灵活多变,能够实现多种码长码率的兼容,针对这一问题,论文结合LDPC码对多码长码率兼容的编译码算法及校验矩阵构造进行深入研究,并基于FPGA平台设计实现了适用于多码长码率兼容的LDPC码编译码器。论文的主要内容如下:首先,论文分析了目前LDPC码及码率兼容的应用现状,对LDPC码的校验矩阵构造进行深入分析,基于5G标准矩阵结构构造性能优异的校验矩阵,结合删余算法设计实现兼容多码长码率的校验矩阵;在编码时,为了便于硬件实现,结合QC-LDPC快速迭代编码算法,采用半并行的编码方案设计编码器;在译码算法研究方面,对分层译码算法进行深入研究,并对其分层参数的选择进行改进优化,在保证译码性能的情况下能够有效地减少多码长码率兼容译码器的资源占用。然后,通过对所确定的校验矩阵、编译码算法及相关参数进行软件仿真分析,以验证校验矩阵和编译码算法的性能,同时确定硬件实现所采用的参数。再通过Verilog语言在FPGA平台上完成多码长码率兼容的编译码器设计,并通过Modelsim进行时序仿真分析,验证所设计编译码器的功能有效性。最后,通过Vivado将编译码器分别进行IP核的封装,并在Xilinx KC705的硬件开发平台上完成系统调试及验证。经系统调试验证,论文设计的多码长码率兼容LDPC编译码器在提高译码性能的同时能够有效地降低硬件实现所消耗的资源,具有很好的理论及工程应用价值。