论文部分内容阅读
随着电路高度集成,单位面积上晶体管数量呈指数上升,先进工艺带来的功耗问题日益严重,芯片功耗成为设计师考虑的重要因素。在后端设计中,物理单元和互连线不同于RTL阶段的逻辑设计,增加的功耗使设计难以满足要求。文章结合FT-MX芯片,从设计方法、模块布局、时钟结构和单元使用等方面研究了降低功耗的方法。FT-MX芯片采用层次化设计,将顶层划分为十个外设模块。外设模块中存储器的设计直接影响芯片性能和功耗。针对存储器性能低、功耗大的问题,文章定制了一款8T结构的小容量SRAM,对时钟电路进行优化消除了输出毛刺,并对比了时序和功耗。与之前的存储器对比,本文使用的存储器面积减小了50%,功耗降低了45%,时序也有所改善。在物理设计中,局部密度大、布线资源不足会增加功耗,最大跳变和最大线电容的限制也会增加设计功耗,最小开销收敛设计是后端工程师的目标。文章分阶段研究了物理设计中功耗增加的来源,提出以下四种优化方法:第一,针对单元布局不合理增加的功耗,文章使用了触发器合并的方法。该方法将触发器的坐标提取并重新摆放,引导相关组合逻辑的摆放,对触发器分组做时钟树减小时钟绕线。通过此方法,设计面积降低了2.7%,时钟偏差减小了73皮秒,功耗降低了3%。第二,针对时钟树结构不合理增加的功耗,文章使用了分阶段生成时钟树的方法。该方法将选择器扇出的寄存器和门控时钟分阶段做时钟树,并对长时钟做位置调整减小时钟线长。通过此方法,单元面积减少了4.2%,设计功耗降低了6.3%,时钟偏差减小加速了设计收敛。第三,针对单元阈值及尺寸不合理增加的功耗,文章使用了单元替换的方法。该方法定位非关键路径上的单元,通过替换单元阈值和减小单元尺寸的方法优化功耗。通过此方法,最大违反减少了18皮秒,功耗降低了1.2%。第四,针对触发器类型使用不合理增加的功耗,文章使用了触发器替换了方法。此方法研究了不同时序路径触发器类型的使用,结合新型触发器替换到设计中优化功耗。通过此方法,功耗最多降低了28.1%。