SOI智能功率集成电路(Smart Power IC,SPIC)因其SOI(Silicon-On-Insulator)材料介质层的存在,相较于硅基芯片,能实现更高的集成度、更小的寄生效应以及更低的功耗,在功率半导体器件市场受到了广泛运用。所以,研究作为SOI SPIC芯片核心器件的SOI横向功率器件具有重大意义。在实际应用中,希望其拥有开态时低的比导通电阻和关断时高的反向耐压,故引入了超结(Superjunction,SJ)技术以缓解比导通电阻和耐压的矛盾关系。横向超结器件具有衬底辅助耗尽效应(Substrate Assisted Depletion,SAD),相关学者提出等效衬底模型(Equivalent Substrate model,ES model),引入电荷补偿层(Charge Compensation Layer,CCL)显著提升了器件耐压。然而,基于ES模型的横向半超结器件的比导通电阻优化模型,还未见理论和实验报道。本文也主要围绕着SOI横向功率器件比导通电阻和耐压的优化展开,其主要工作及创新点如下:首先,根据等效衬底模型,结合理想衬底条件对SOI基横向器件衬底进行优化,设计出具有理想衬底的SOI基LDMOS(Lateral Double-diffused MOSFET)。该结构通过漂移区线性变掺杂的方式满足了理想衬底条件,并通过仿真验证了可以完全抑制衬底辅助耗尽效应,有效保证了器件耐压。其次,将纵向半超结器件耐压层的工作原理引入到具有理想衬底的SOI基横向器件中,研究比导通电阻优化方法,提出归一化导电能力η_C的物理概念。归一化导电能力η_C用来衡量引入超结前和引入超结后导电能力(Current-carrying Capability,CC)的变化,并理论计算出归一化导电能力η_C=1条件下的最优半超结长度,仿真获得了该条件下的semi-SJ LDMOS(semi-Superjunction LDMOS)具有最低的比导通电阻。最后,对基于归一化导电能力的SOI基semi-SJ LDMOS进行了流片实验,验证了其比导通电阻优化模型和耐压的准确性。实验证明,对应于归一化导电能力η_C=1条件下的半超结长度能使器件获得最低的比导通电阻。实验结果显示semi-SJ LDMOS实现了25.5 mΩ?cm~2的比导通电阻,464.3V的击穿电压,相较于相同击穿电压下的triple RESURF器件,比导通电阻降低了37.7%。