嵌入式静态随机存储器(Static-Random-Access-Memory, SRAM)凭借低待机功耗、快读写速度优点而广泛应用于互联网、物联网、可穿戴设备、车载以及航天电子系统中。由于绝缘体上硅(Silicon-on-Insulator, SOI)技术具有的集成度高、漏电低、寄生电容小以及无闩锁(Latch-Up)等优点，因此基于SOI工艺的SRAM存储单元具有面积小、静态功耗低、读写速度快和抗单粒子闩锁特点，较好地满足嵌入式应用需求。利用部分耗尽型（Partially-Depleted，PD）SOI工艺，设计基于浮体器件的SRAM单元由于浮体效应而存在漏电大、稳定性低、抗辐射能力弱等问题。虽然基于传统T-gate、H-gate体接触器件的SRAM单元可以抑制浮体效应，但是单元面积过大，在嵌入式应用中受到极大限制。因此，设计出具有高集成度、高稳定性、抗总剂量和单粒子能力强的嵌入式SRAM存储单元具有重要意义。本文基于130 nm SOI CMOS工艺，主要开展了嵌入式SOI SRAM存储单元研究及设计工作，并获得以下六项成果:　　1.成功制备了一种基于非对称浮体器件的SRAM存储单元。和基于传统浮体器件的单元相比:通过修改选通管LDD结构，使单元读稳定性提高43％、静态漏电降低24％。实验结果表明基于非对称浮体器件的单元具有低功耗、高稳定性优势。　　2.首次设计了一种基于L型体接触器件的SRAM存储单元。此单元（简称为6TL单元）利用L型栅结构制作上拉管和下拉管、T型栅器件制作选通管，与传统浮体单元相比:此单元静态漏电降低68％、读稳定性提高81％、写稳定性提高7％;与基于T栅器件的单元比较，单元面积减小22％。说明6TL的SRAM单元具有低漏电、高稳定性以及面积小优点。　　3.率先验证了6TL单元抗总剂量优势。与传统浮体单元进行总剂量实验比较，结果表明:6TL单元读稳定性在300K rad(Si)时恶化11％，而浮体单元则恶化42％。说明6TL单元抗总剂量能力比浮体单元强。　　4.成功制备了基于浮体单元的128K SRAM芯片。测试结果显示:芯片功能良率高达95.8％，静态漏电最低为0.16 mA。说明浮体单元、译码电路、读写数据电路、时序控制电路等外围电路满足读写功能要求。　　5.基于130 nm SOI CMOS工艺首次设计了基于6TL单元的1M SRAM验证电路。在不同工艺角及负载电容条件下仿真结果显示:在典型工艺角下读时间小于3.36ns，写时间小于1.98 ns，因此SRAM电路工作频率高达300 MHz。另外，设计制作了针对此芯片的测试系统，为后期SRAM芯片辐照实验创造了有利条件。　　6.开展了新型抗单粒子效应SRAM单元设计。提出一种基于增加反馈延迟时间的抗单粒子单元，与传统体接触单元进行仿真对比可知:单元1到0翻转临界电荷值增加49％，而单元0到1情形则增加2000倍。另外，单元增加读写时间延迟较小。因此，本文提出的抗单粒子单元具有较好的应用前景。