集成电路设计是既复杂又极怕出错的一项工作,随着集成规模的不断增加以及工艺制程节点的不断演进,任何一点错误都可能造成极大的损失,使得验证工作越来越重要。同时验证的工作量与日俱增,在数字芯片的研发过程中,验证工作在整个项目中的比重可达三分之二,即便投入如此大的精力,因为验证漏洞或者错误导致流片失败的事情仍时有发生,如何保证验证的全面性已经成为当前芯片设计的一个关键点。时钟模块可以比作一个芯片的心脏,时钟的起振和正常工作是芯片功能实现的基本保障,所以对时钟模块进行全面的验证在芯片验证工作中极为重要。本篇论文中芯片的时钟模块验证采用基于SystemVerilog搭建的层次化验证环境,阐述了验证流程化的必要性及具体方法,对形式化验证和模拟验证的验证方法及各自的优缺点进行了分析。同时采用了添加断言的验证方法,在验证环境中针对时钟模块的特点加入断言验证,增加了验证的完备性。由于时钟模块中没有复杂的传输协议及逻辑功能,因此在搭建时钟模块的验证平台时对验证组件进行重组简化,通过监视器模块完成参考模块和比较器模块的功能,有效提高了验证平台的可重用性和验证工作的效率。定向测试用例的数量与分解的功能点数量成正比,随机测试用例的数量与协议的复杂度成正比。针对时钟模块测试用例的开发,由于时钟模块中并没有复杂的逻辑功能和传输协议,所以大部分测试用例都是定向测试。同时,由于时钟模块的功能点非常多,对应的定向测试用例多达277个,因此在本项目中采用了脚本生成一部分测试用例的方法,通过此方法大大缩减了工作的时间成本,同时减少了手工编写的人为错误。通过回归测试保证所有的测试用例的正确性,通过对覆盖率结果分析保证时钟模块验证工作的完备性。根据对实际项目中芯片时钟模块的分析,主要对芯片时钟模块的关键功能进行验证,其中包括对寄存器读写功能的检查,采用隔位输入激励矢量然后将数据读出进行对比检查了其读写性能;对寄存器与接口连接正确性的检查,通过按位翻转的方式写入寄存器观察接口信号是否对应翻转从而验证其连接的正确性;对两根数据总线上时钟降频功能,开关功能的检查,对不同工作模式下时钟的频率检查;对锁相环性能的检查,首先通过配置其寄存器控制bit检查其功能的正确性,其次通过配置不同的工作模式对其输出的时钟频率和内部参数进行检查;对传输时钟的物理层接口的控制逻辑进行检查,通过配置寄存器的方式检查其开关和选择功能。最后,通过回归测试中测试用例的通过率来估量验证工作的进度,最终要求达到100%通过率,即保证所有的测试用例的正确。通过收集分析代码覆盖率和功能覆盖率来检查验证工作的充分性,通过添加定向测试用例的方式补充验证的完整性。以代码覆盖率、功能覆盖率和断言覆盖率为基准,以回归测试中测试用例的通过率为主体,严格按照流程化的验证方式,添加断言验证检查了信号时序,从而保证了验证的正确性和完整性。在实际项目中,所编写的Perl脚本自动生成测试用例显著的提高了验证工作的效率,检查的寄存器信号多达200多个,经项目实际工作证实,此脚本真实有效,能极大缩减验证工作中编写测试用例时间。