高速ADC在无线通讯和雷达卫星等高速信号处理领域有着广泛的应用和研究前景。在各类ADC中,全并行Flash ADC速度最快,但随着精度的增加系统规模呈指数型增长。折叠插值ADC改进了原有的全并行结构,利用折叠和插值等预处理电路实现了粗量化和细量化过程的同步进行。减小了系统规模且保证了原有结构的高速度特性。因此在高速ADC领域具有实际研究价值并成为研究热点。本文首先根据折叠插值ADC的基本原理,深入研究和分析了系统的工作过程和实现方式,详细阐述了折叠技术和插值技术的基本原理和电路结构。根据系统精度和速度以及电路规模的设计要求,选择了差分对折叠和电压插值结构,并确定了3位粗量化和5位细量化结构来实现系统8位精度。其次,根据原理进行系统级建模,验证了折叠插值ADC工作原理及其架构选择的可行性。并分析系统各模块及非理想因素,指导实际电路的设计。最后,在原理分析和系统级建模的基础上,设计了折叠插值ADC的部分关键电路并完成仿真和验证。其中包括差分对结构预放大器的设计,以降低比较器输入失调的影响。预放大器和动态锁存比较器的结合即可完成粗量化过程。差分对折叠电路能产生线性度较好的折叠信号并抑制共模干扰。电压插值电路通过简单的电阻插值结构产生更多折叠信号以提高系统的线性度。位同步电路保证了粗量化和细量化信号的同步输出减小编码误差。本文基于TSMC 0.18um CMOS工艺,1.8V电源电压,利用Cadence的Spectre软件进行电路设计和仿真。仿真结果表明,所设计的折叠插值ADC在250MHz采样频率,121.09MHz输入信号下有效位数达到7.85bit,在500MHz采样频率,101.56MHz输入信号下有效位数达7.53bit。