随着雷达、通信、测量仪器等领域的不断发展,系统对模数转换器（ADC）的精度和速度的要求也持续提高。高速高精度ADC作为相关领域的关键部件,也是近年来研究的热点。时间交织ADC作为实现高速高精度ADC的主流结构,在与压缩感知相结合后可以进一步提高转换速率。但与压缩感知相结合的时间交织ADC同样受到失配误差的限制,导致其性能大幅度下降。论文结合压缩感知理论,开展了时间交织ADC失配误差校正技术的相关研究。在介绍和分析典型失配误差和校正算法的基础上,本文提出了一种基于压缩感知的时间交织ADC失配误差前台校正技术。该校正技术在正弦信号输入的条件下,可以同时对四种典型失配误差进行校正,且不需要额外的参考通道。该校正技术基于压缩感知理论,对欠奈奎斯特采样的量化结果进行约束稀疏度的信号重建,得到与量化结果最接近的正弦信号。以重建后的信号作为参考,结合LMS算法和极小值函数法进行校正。根据MATLAB数值仿真结果,对于一组给定的失配量,提出的校正方法将有效位数由4.5位提高到11.2位,无杂散动态范围（SFDR）由32.5d B提高到80.1d B。接着本文提出了一种基于压缩感知的通道随机化方法。该方法可以进一步提高时间交织ADC的SFDR性能。利用欠奈奎斯特采样得到的空闲通道,避免了传统通道随机化方法需要添加额外冗余通道的弊端。数值仿真结果表明该方法的性能与添加一个冗余通道的传统随机化方法相近。在一给定失配误差条件下,该方法将SFDR性能提高了13.8d B。最后基于40nm CMOS工艺,完成了提出的失配误差校正算法的数字电路前端和后端设计,得到的版图面积为0.36mm~2。采用System Verilog语言搭建了时间交织ADC行为级模型,对所实现的数字电路的校正性能进行了仿真。结果表明,在2%的电容失配、20m V失调失配、3%增益失配以及15ps采样时间失配的条件下,校正后有效位数由4.5位提高到10.9位,SFDR由32.68d B提高到73.35d B,验证了提出校正方法的可实现性和有效性。