随着集成电路的发展,基于传统的总线互连的片上系统(SoC,System on Chips)出现了三大主要问题:地址空间有限引起的可扩展性问题,通信效率问题及全局同步引起的面积和功耗问题。片上网络(NoC,Network on Chips)尝试从体系结构上解决了这些问题,将成为下一代集成电路主流设计技术。然而,日益缩小的硅片尺寸使得芯片更容易受到串扰、电磁干扰、高能粒子的影响,而产生更多的错误。所以片上网络容错是关键问题。路由器作为片上网络的通信节点,在通信网络中完成数据包的接收和转发,是片上网络中最重要的部件。路由器内部出现软错误,会严重影响SoC的整体性能。本文针对路由器内部的软错误,做了如下工作:首先,分析Nirgam仿真实验平台,在原有结构的基础上增加错误灌入模块,三模冗余模块,数据包可靠性及吞吐量统计模块。其次,分析数据包软错误,重点对头微片、数据微片及尾微片软错误产生的原因,发生位置进行理论分析,并在Nirgam上对三种微片错误的数量和网络性能的关系进行了仿真实验,得出随错误微片数量的增加,网络吞吐量急速下降,尤其是尾微片的错误会严重影响网络吞吐量和可靠性。最后,设计和实现了基于宏虚通道的片上网络容错机制。网络中不同可靠性要求的数据包可以选择不同的容错方案。并设计相应的容错路由器结构,优化虚通道控制器的仲裁策略。在Nirgam仿真平台上,在高、中、低三种错误率下,对容错方案进行大量的仿真实验。结果表明,在路由器内部注入高错误率(1e-3)及中等错误率(1e-4～1e-5)时,网络正确发送数据包的比率可以达到99.99%以上;在注入低等错误率时(1e-6),网络可靠性可以达99.999%以上。本文提出的容错方案很好的保护了数据包在片上网络传输的可靠性。