在大多数的电子系统中,由于供电意外关闭造成数据丢失的情况时有发生。尤其随着信息技术的快速发展,电子系统承载的数据规模不断增大,数据丢失可能会造成巨大的经济损失,而且中断后恢复数据难度大,需要耗费大量的时间和金钱。采用先进的数据保护技术可以大大减少中断带来的风险。如何解决意外断电或者供电不稳定时的数据丢失问题也成为近些年的重要研究课题。目前主流的解决方案是利用数据备份技术,将运行数据保存在非易失性存储器中,从而最大限度地减少因电源中断造成的负面影响。然而这种数据备份技术,数据保存过程复杂,数据传输速度受系统结构与存储类型限制。随着新型非易失性器件的出现,这种问题有了新的解决方案。触发器是构成时序电路的基本逻辑单元,也是计算机,通信和其他类型数字电子系统的重要单元电路。触发器是典型的易失性器件,在电源中断的情况下,存储在触发器中的数据将消失。如果触发器具有非易失性,即掉电后依旧能够保持掉电前的状态,则整个系统也可以实现瞬态的数据恢复。随着各种非易失器件的兴起,研究者们提出了各种基于新器件的触发器电路使触发器具有非易失功能。其主要思想是在断电时将触发器内容存储在非易失性电路中,上电后从非易失性电路中恢复。这些方案或是将CMOS触发器与非易失性电路级联,或是将具有读写电路的非易失性电路插入触发器电路中,均引入了非易失性保持电路和相应的控制电路,用于读取和写入触发器状态。这些额外添加的电路不仅加剧了电路设计的难度,而且或多或少损害了原始触发器电路的性能。忆阻器作为一种新型的纳米级非易失性器件,具有结构简单、同CMOS电路兼容、可集成性高、功耗低、速度快等特点,被称为最有可能代替CMOS的下一代半导体器件。将忆阻器用于触发器设计能够以较低的成本实现其非易失功能。根据忆阻器的这些特性有研究者提出基于忆阻器的触发器设计方法。除了插入非易失单元电路和相应控制电路的做法,有研究者提出了一种全新的思路。这些设计打破了常规D触发器的设计结构,从功能出发实现了新的D触发器电路设计。通常D触发器是指边沿D触发器,由两个工作在相同时钟不同电平下的D锁存器组成。D锁存器是构成D触发器的最小电路单元。该方法通过设计忆阻器D锁存器电路,从最小单元使得电路具有非易失性,从而构成的D触发器也将具有非易失性。与传统的D锁存器设计相比,基于忆阻器的D锁存器设计在引入非易失性功能的同时结构更简单,使用器件更少,基于忆阻器的设计具有更小的面积开销。但目前这两个设计存在忆阻器状态转换时间过长,或对不稳定输入信号敏感等缺点。为了克服这些缺点,并继承以上设计的优点。本课题提出了一种改进的忆阻器D锁存器设计方案,并基于此提出了一种新的D触发器设计。由于传输门结构具有更好的抗电压损失以及更快的开关速度,所以我们用传输门代替单个MOS管来实现基于忆阻器的锁存器设计。由于两个互补反接的忆阻器结构在使用过程中状态变化需要时间久,所以我们采用单个忆阻器的设计结构。该改进的D锁存器电路克服了由于阈值损失带来的负面影响,并且可以在相同的供电情况下能够以更快的速度保存电路状态。在此基础上,我们提出了基于忆阻器的D触发器设计,在引入非易失功能的同时支持更高频率的时钟,从而适用于对高速度电子系统。通过Hspice进行功能仿真,我们提出的D触发器在时序性能上优于传统D触发器和其他基于忆阻器的非易失性D触发器,面积开销上仅比被改进前的忆阻器D锁存器组成的D触发器略大,但改进设计支持更高的时钟频率,对不稳定的输入信号具有更好的抗性。非易失性器件的引入以及电路结构的简化使得功耗也在一定程度上得到了优化。随着大规模集成电路技术的发展,当前每块芯片集成的晶体管数数以亿计,以Kirin980为例,7 nm工艺下在1分钱的尺寸大小上集成了69亿晶体管。随着IC的规模和复杂度急剧增加,可测性设计已经变成电路和芯片设计的重要组成部分。可测性设计(DfT)通过扫描链提高内部电路的可控制性和可观察性,从而降低电路的测试难度,提高电路测试效率,降低测试成本。在扫描设计中,电路中原有的D触发器被全部或部分地替换为扫描单元,这些扫描单元依次相连构成扫描链。被测电路中某些节点的逻辑值可以通过扫描链进行捕获或者修改。扫描链有两种工作模式,由测试控制信号TC控制在测试模式和正常模式之间进行转换。然而,被测电路在测试期间的功耗是正常模式下的两倍以上。这种额外的功耗会对被测电路的可靠性产生严重影响,甚至引起电路损坏,从而导致经济和产量损失。电路的功耗主要包括由于漏电流引起的静态功耗和由于开关活动引起的动态功耗,其中后者占主导地位。功率优化方法旨在减少电路中的开关活动。修改扫描触发器设计是一种常用的功率优化方法。新兴的忆阻器技术为低功耗可测性设计提供了新的解决方案。扫描触发器是一种典型的扫描单元,由一个多路选择器与D触发器级联而成。如果扫描链处在正常模式下,各扫描触发器在被测电路中作为正常D触发器工作。如果扫描链工作在测试模式下,它相当于一个移位寄存器。测试向量将从扫描数据端口进入扫描链,测试响应将通过扫描输出端口移出。在测试期间,测试向量的串行移位在组合电路中引起许多不必要的转换。多路选择器的引入增加了时钟路径长度,带来了大约两个门延迟的性能损失。我们提出的基于忆阻器的扫描触发器设计方法,打破了传统扫描设计的结构,减小了扫描触发器信号传输路径和整个电路的晶体管数量,面积开销相比传统结构减小了36.7%。我们的设计采用新的结构,在工作时总的器件开关次数也被减少,所以扫描触发器的功耗减少。通常最大测试频率由两个因素决定,即最大允许功耗和测试控制信号路径延迟。我们提出的触发器在很大程度上减少了功耗。因此,最大测试速度主要取决于测试控制信号延迟,该触发器设计结构简单,路径要比传统扫描触发器的路径短,所以我们的扫描触发器具有更高的测试频率,同样的测试量可以在更短的时间完成。我们基于忆阻器的扫描触发器设计在功耗、面积开销和测试时间上都有所优化。在扫描设计中,为了隔离扫描部分与非扫描部分会引入扫描保持触发器,扫描保持触发器结构为扫描触发器后级联一个保持锁存器。当控制信号Hold为高电平时,保持锁存器状态变为透明,此时相当于一个正常的扫描触发器。当控制信号Hold保持为低时,保持锁存器保持此时的状态不变。然而,传统的CMOS扫描保持触发器设计会带来额外的30%的面积开销,同时额外的保持锁存器也导致了传输路径增加,从而使得信号传输时间增加。我们提出的基于忆阻器的扫描保持触发器设计,简化了电路结构,减小了传输路径,面积与CMOS设计面积相比减小了26.5%。该设计的从电路通过保持信号Hold控制的传输门与主电路断开连接,输出通过读取保持在忆阻器中的状态决定。那么在从捕获模式转换到扫描模式时,SHFF的逻辑输出保留测试向量响应,这样由于模式切换而触发器消耗的功耗进一步降低。我们提出了新的扫描触发器和扫描保持触发器设计,减小了电路中不必要的切换,降低了功耗。我们所提出的新的扫描寄存器解决方案不仅能够减小扫描单元的面积、降低功耗,而且还能减少测试时间。基于忆阻器的扫描单元设计为低功耗扫描链设计提供了新的解决思路。