随着集成电路的不断发展,电路规模不断地增大,功耗成为了不可忽视的重要问题,电路功耗的持续增加成为制约集成电路规模进一步扩大的瓶颈。伴随着便携式移动产品和无线通讯的发展,对于降低集成电路功耗的要求变得愈加突出。在数字集成电路系统中,由触发器和锁存器共同组成的时钟网络所消耗的功耗,占整个系统功耗的一半以上。因此,对于D触发器的高速低功耗改进设计非常重要。　　本文从D触发器的结构性能分析出发,对传统结构的触发器进行了改进,本论文的主要工作和创新成果包括:　　首先,本文对传统单边沿主从型D触发器的结构进行了优化,通过在主锁存器和输出之间加入一个传输门,缩短了数据输出的延迟时间,仿真结果显示工作速度提高21％,同时使功耗延迟积下降17％。　　然后,本文对一种显式脉冲型的双边沿D触发器——SCCER触发器的结构进行了改进设计,通过改变预充管的控制信号,消除了电路工作中的短路通路,达到了高速低功耗的设计要求。从仿真结果分析,改进后的电路速度提高了36.5％,功耗下降了14％,功耗延迟积降低了45.5％。　　DCCER触发器也是一种显式脉冲型双边沿D触发器,本文提出了一种用逻辑信号控制遇充电路的改进设计,在优化电路性能的同时保证了电路工作的稳定性。经过仿真比较,改进后的电路延迟时间下降了23％,平均功耗降低了47％,功耗延迟积下降了60％。　　最后,本文提出了一种在单相时钟信号控制下的双边沿D触发器,相比于隐式脉冲型双边沿触发器,电路在速度和功耗方面的性能被显著改善。速度提高32％,功耗降低39％,功耗延迟积下降了59％。