【摘 要】
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差错控制编码技术是降低数字信息传输中误码率的关键技术之一。由于RS码具有良好的纠随机错误特别是突发错误的能力,它在数字通信系统和计算机存贮系统中应用广泛。为了满足
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差错控制编码技术是降低数字信息传输中误码率的关键技术之一。由于RS码具有良好的纠随机错误特别是突发错误的能力,它在数字通信系统和计算机存贮系统中应用广泛。为了满足宽带无线接入网数据处理速率不断提高的要求,本文在对RS码及数据交织器的数学理论和VLSI实现方法进行了系统和深入研究的基础上,提出一种改进的Euclid算法流水线及最小化VLSI实现结构,大大节约硬件资源,同时提高了内部工作频率,并利用该实现结构设计了基于FPGA的低资源占用率、低成本、高速RS译码器。逻辑综合及仿真的结果表明,基于Altera公司Cyclone系列FPGA的该RS(255,239)译码器的工作时钟高达204MHz,可满足数据处理速率1.632Gbits/s的编译码要求。最后结合工程项目研究了高速RS编译码器与交织器在宽带无线接入网三次群基站设备前向纠错模块中的应用及实现方法。
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