当今片上系统SoC中嵌入存储器越来越多，所占芯片面积越来越大，存储器的高集成度特点决定了其出现故障的概率比一般电路要大的多，在SoC中存储器故障是导致芯片成品率下降的一个主要原因，因此对嵌入式存储器的测试研究变得越来越重要。　　存储器在工艺制造过程中可能出现缺陷，造成存储数据丢失、无法正确存储等故障，存储器有固定故障、耦合故障等故障模型。March算法是存储器测试的常用算法。其中March C+算法应用非常广泛，在此算法基础上针对其不足之处进行改进，让相邻单元和相邻地址位写入相反的值，在测试时间不增加的基础上，提高对故障的测试能力，在本论文中，称之为March iC+算法。　　应用自顶向下的IC设计方法以及仿真验证软件ModelSim，设计基于MarchiC+算法的嵌入式存储器内建自测试(BIST)硬件电路结构，详细分析BIST内部各个模块的功能、工作原理等。并对内部各个模块和整体电路进行仿真验证，得到仿真结果。得到正确仿真结果后再利用FPGA开发工具QuartusⅡ，经过编译综合后，得出电路结构使用的逻辑单元为97，并且得到其寄存器级的电路结构图。　　当系统内部嵌入的存储器为多个时的情形，若仿照以上单个存储器BIST的做法，大量的BIST结构势必耗费芯片的面积。对此，提出嵌入式多存储器的联合测试方案，并以两个存储器联合测试为例进行详细的分析设计。联合测试方案使用相同的激励产生模块，以达到降低BIST结构占用芯片面积的目的。通过仿真软件的仿真验证后得到合理的仿真结果后，相似的，利用FPGA开发工具QuartusⅡ，经过编译综合后，得出两个存储器的BIST电路结构使用的逻辑单元为126，并且得出其寄存器级的电路结构图。与每个存储器分别使用BIST结构相比，明显节省了硬件开销。