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随着数字通信技术和信号处理系统的飞速发展，人们对模数转换器（ADC）有着越来越高的要求。高速、高精度、低功耗和低成本的数模转换器成为人们追求的目标，然而传统的ADC很难达到速度与精度的兼容。在迫切的市场需求下，流水线型ADC的发展变得不可阻挡，成为通信技术行业ADC的主流。流水线型ADC的发展给人们提供了良好的市场前景，同时越来越高的精度要求也给发展带来了挑战。由于金属电容的匹配精度只能够达到10位左右，因此当流水线型ADC的精度要求为10位以上时，电容失配误差就会成为流水线型ADC非线性的重要来源。为了能够实现16位精度100MSPS的流水线型ADC，在设计过程中就必须采用校正技术来消除电容失配误差给流水线型ADC精度带来的影响。设计过程中可采用模拟电路校正技术和数字自校正技术两种方式进行校正。随着CMOS工艺特征尺寸不断的缩小，模拟电路的设计变得更加复杂，因此为了能够更好的结合工艺发展，本设计采用数字自校正技术对16位100MSPS流水线型ADC进行校正。本文从介绍流水线型ADC的各级结构及工作原理入手，逐步分析流水线型ADC误差来源和误差对ADC性能的影响。在误差分析过程中着重对电容失配误差进行详细的分析，并根据电容失配误差的理论推导对校正电容失配误差的数字自校正技术进行了研究与实现。具体实现过程为：利用Matlab软件对数字自校正算法进行数学建模，实现行为级的仿真；然后在仿真的基础上完成自校正算法硬件描述语言RTL级的描述，生成具有完整功能的Verilog代码，并对生成的Verilog代码进行功能仿真；待功能仿真正确之后，利用综合软件（Design Compile）结合工艺库文件进行综合，生成具有工艺信息的硬件电路的网表。最后将生成的电路网表通过数字电路自动布局布线工具完成版图设计，生成能够直接进行生产的数字自校正电路版图文件。本设计采用SMIC0.18μm CMOS工艺进行设计，通过仿真验证，实现了16位100MSPS流水线型ADC数字自校正的功能。最后得出数字部分版图面积为1mm~2。