随着信息科学的飞速发展,在军事电子对抗和信息科学等领域如反导雷达、无线通信和图像处理都不可避免地要传输高速大容量的数据。因此高速数据采集及缓存技术已经成为数字信号处理等领域中至关重要的部分,所以我们需要在高速数据采集系统中采用大容量、高数据传输率的存储介质。随着半导体技术的发展,DRAM产品开始出现并快速演进,从开始的单倍速率SDRAM逐渐发展到市场上最新代的第四代双倍速率SDRAM。由于处理器的访问请求不能被DRAM直接识别,所以需要存储控制器来负责完成处理器对DRAM的控制、访问操作。存储控制器的研究已经成为高速数据存储、嵌入式系统、高性能计算等研究领域的热点之一。本论文研究了DDR3 SDRAM JEDEC标准JESD79-3E,设计了PHY Only存储控制器,并将基于该方案的存储控制器用于高速采集存储系统。首先,结合高速采集存储系统的存储类型、速度、带宽等指标要求,分析了控制器设计方案的可行性。其次,根据课题要求确定系统架构,重点分析了缓存系统中的DDR3工作原理和关键技术,有助于后续控制器的设计。最终,提出了PHY Only存储控制器的设计方案。该方案是一种只有物理层的DDR3控制器设计方案,通过ISE14.7开发工具、Modelsim10.1c仿真工具和Verilog HDL设计输入方式对物理层各个子模块以及高速采集存储系统的FPGA设计模块进行了逻辑设计、逻辑仿真,并重点分析了本方案所设计的控制器的性能优势。最后运用ML605硬件平台以及Chipscope逻辑分析仪对所设计的高速采集存储系统以及控制器进行资源消耗评估、系统测试、板级验证,并最终成功地在PC端进行了数据分析和准实时波形显示。验证结果表明,基于FPGA的DDR3高速采集存储系统设计的数据吞吐量、缓存容量以及读写速率都能满足课题的指标要求。在长时间不断电条件下稳定运行,没有误码的产生。