低密度奇偶校验码(Low-Density Parity-Check Codes,LDPC)作为一种优秀的信道纠错码,以较低的实现复杂度和逼近香农极限的良好性能成为信道编码领域最令人瞩目的研究热点,并被广泛应用于包括IEEE802.16e、IEEE802.11n、DVB-S2和CMMB等各种通信协议标准中。为了支持多种业务需求和提高适应性的要求,目前多数通信标准都要求LDPC码能够同时支持多种码长和码率。基于实际项目需要,本文的设计目标是实现能够兼容1008码长、1/2码率和1024码长、3/4码率的LDPC编译码器,并且能够通过利用IEEE802.16e协议中的QC-LDPC码独特结构设计有效的存储策略,从而减少硬件实现时的资源占用,实现与时延等性能之间的平衡。本文主要工作围绕着在FPGA上设计实现一组满足上述要求的码率兼容的LDPC编译码器展开。本文首先介绍了LDPC码定义和Tanner图表示以及QC-LDPC码的相关知识和结构特点,分别具体推导了LDPC码的传统编码算法、RU编码算法和QC-LDPC线性编码算法以及BP译码算法、最小和算法以及归一化最小和算法等,并在此基础上对比了各种算法在仿真性能和实现复杂度方面的差异,确定出最适合硬件实现的QC-LDPC线性编码算法和归一化最小和译码算法。然后,在对LDPC码的译码量化方案进行详细探讨的基础上通过软件仿真,确定了输入软信息4bit量化、中间数据12bit有符号整形表示的硬件实现量化方案。结合IEEE802.16e标准中QC-LDPC码的准循环双对角结构特点,设计出码率兼容的半并行中间变量数据处理结构和基于位置编址的存储策略。整体采用流水线和乒乓操作的设计方法,可有效改善编译码器的时延特性。最后,重点讨论了码率兼容QC-LDPC码的设计和实现方案,并运用硬件描述语言在Quartus II软件平台上完成了能够满足需求的LDPC编译码器的设计,并通过仿真工具完成了编译码器的仿真和验证,结果表明该硬件结构和存储策略能够达到设计的要求。