随着集成电路工艺的不断进步，晶体管特征尺寸已达到深亚微米及纳米量级，为集成电路的设计带来诸多挑战。互连线延迟在总延迟中所占比例增大，连线间距减小，供电电压减小，使得时序收敛、信号完整性问题、电源完整性问题成为影响集成电路后端设计的重要因素。 时钟树的综合与分布，是大规模同步时序电路设计中非常重要的问题。高质量的时钟树对于电路性能、面积和功耗都有重大影响，是物理设计的重点。 本文采用SMIC0.13um工艺，完成了IP建库预研项目中32位嵌入式微处理器PKURS从RTL网表到通过静态时序分析、逻辑一致性检查和物理验证达到tape-out质量的GDSII文件的后端设计全过程，为今后高性能的硬核设计提供了相关的研究基础。论文的主要工作如下： 1.研究了深亚微米工艺下物理设计中的电源完整性和信号完整性问题。分析了电源完整性问题产生的原因，并给出了解决方法。分析了串扰的产生原因，并提出了在各设计阶段减小串扰的方法。改进后，不满足时序的路径数减少了58﹪，最大的建立时间违规减小到了原来的48﹪。 2.深入研究了时钟树的综合与分布技术。分析了时钟树延迟增大的原因，并给出了两种解决方法，使得时钟树延迟从1.595ns减小到1.320ns，同时，时钟扭斜也减小了21﹪。 3.根据PKURS中电源网络的特点，提出了一种借助电源网络屏蔽时钟信号布线方法，对时钟线实现了很好的屏蔽，同时对时钟树扭斜影响只有7﹪。 4.优化时钟树综合的完整流程，将时钟扭斜再降低17﹪。 5.研究了深亚微米工艺下的物理设计方法，给出了布局、电源规划、串扰修复等后端设计的优化流程。