在个人移动终端功能的复杂度和多样性越来越高的今天，CMOS制程的飞速进步促成了高集成度的片上系统（system on chip，SoC）的诞生与繁荣。先进CMOS制程在给数字电路带来巨大好处的同时，对模拟/射频集成电路却难言友好，对于功率放大器(power amplifier, PA)尤甚。因此，以数字算法的复杂度换取模拟电路设计的复杂度的数字射频电路应运而生。全数字功率放大器/全数字射频发射前端作为数字射频电路中的一种，在近十年成为学界和业界研究的热门。　　本文首先对射频发射前端做出综述。简要介绍了功率放大器的性能指标、线性功率放大器。分类介绍了全数字射频发射前端中通常使用的开关类功率放大器及其线性化技术。随后，总结了国际上现有工作中主流的数字发射机架构，包括数字极坐标发射机、数字差相（outphasing）发射机、数字正交发射机。其中，数字正交发射机因为能够最大限度地将模拟/射频电路的设计压力转移到数字电路上，成为最近3年的研究热点之一。　　对于数字正交发射机所使用的正交-差分四相电流型D类（简称四相CMCD）PA，现有工作中并无一个良好的解析模型，用来预测电路行为和指导电路设计。本文的第三章则给出了这样一个理论推导模型。模型首先基于一系列理想假设进行定量分析，随后考虑了电路中的非理想假设，对定量分析的结果进行了定性的修正。后文的电路仿真和测试结果将对模型的预测能力进行验证。　　随后，论文介绍了使用四相CMCD的全数字射频发射机的实际应用过程，即为特高频(UHF)射频标签(RFID)读写器设计的目标功率为20dBm（对应23dBm的最大连续载波发射功率）的全数字射频发射前端。此发射前端基于第三章讨论的四相CMCD类PA单元设计。本文设计的发射前端在仿真时达到91dB的信噪比。极低的噪声，是通过仔细优化的LO信号驱动链路以及超低噪声的片上低压差稳压器(LDO regulator)来保证的。经测试，发射满功率连续载波时，Tx能达到20.5dBm的发射功率和22％的漏极效率，略低于仿真中达到的23.24dBm功率和50％的漏极效率。仿真和测试的差距可由PCB板及传输线缆的损耗以及工艺、温度波动解释。测试所见的I/Q两路的功率匹配误差小于0.26dB，这是由版图技术上完美的对称性保证的。经测试，发射经过数字基带预失真的DSB-ASK调制信号时，Tx的ACPR好于满足ACPR1、ACPR2、ACPR3分别好于-50dBc、-62dBc、-65dBc，满足UHF RFID中国标准要求的-40dBc、-60dBc、-65dBc。