在众核DSP中挖掘并行应用程序的并行性和追求更高的性能需要高效的DSP核间同步机制。传统的信号灯同步机制,基于“忙—等待”机制的旋转锁通过持续不断的请求同步变量来保证互斥性,这会在处理器节点之间产生严重的通信延迟,进而在片上网络中产生较大的网络流量,导致严重的网络竞争。栅栏同步机制的特点是全局性,体现在它需要多个处理器核共同参与。但是栅栏同步机制的全局性容易导致严重的串行化,进而对系统性能产生很坏的影响。因此如何提供高效的同步机制以便能充分挖掘众核处理器的并行性能,已经成为众核体系结构设计领域的重要课题。本次设计提出了一种众核DSP层次化栅栏同步方案,并开展了硬件设计与实现。本文研究工作如下:首先分析了当前处理器发展趋势与挑战,介绍了目前已有的几种同步机制,结合X DSP的体系结构特点,设计层次化栅栏同步方案,包括超节点内栅栏同步单元与超节点间栅栏同步单元,用以实现X DSP众核间的快速同步。其次,完成层次化栅栏同步方案的实现,即超节点内栅栏同步单元与超节点间栅栏同步单元的设计。其中超节点内栅栏同步单元主要负责完成超节点内的2-4个DSP核的快速同步,根据栅栏编号,将4个DSP的同步请求分发到不同的栅栏进行处理,对栅栏请求进行同步化处理,并产生DSP暂停信号和异常信号;超节点间栅栏同步单元主要负责6个超节点间的快速同步,包括地址译码,逻辑判断以及同步变量操作中心三个模块,其中地址译码模块根据地址进行译码,产生相应的栅栏操作类型与同步操作数据;逻辑判断主要是判断栅栏操作是否有效,并且发送到同步变量操作中心;同步变量操作中心则是对同步单元的控制寄存器或者栅栏实例寄存器的访问,产生最终的栅栏释放信号。并在此基础上完成层次化栅栏同步单元的RTL代码。接着,针对设计的各个单元提取验证功能点,通过verilog测试激励完成对超节点间同步单元内部功能的模块级验证;由于超节点内同步单元模块与外部模块具有互动信号,因此接着进行该模块的系统级验证,以确保设计的正确性与完整性。最后,对同步单元进行性能评估。通过综合激励对基于层次化栅栏结构的众核DSP同步技术的有效性及对其性能进行定性定量地分析,验证与评估。在某厂家40nm工艺条件下,设置工作条件为Worst,输入延迟为0.05ns,输出延迟为0.1ns,时钟约束设置为0.35ns,超节点内栅栏同步单元综合后的面积约为4487.62 um~2,功耗约为3.12mw;超节点间栅栏同步单元综合后的面积约为2556.62 um~2,功耗约为1.42mw。