在过去几十年中，集成电路制造技术取得了极大进步，CMOS特征尺寸不断减小，器件氧化层厚度和沟道长度也随之降低，系统电源电压须成比例下降。同时，特征尺寸的缩小还使沟道掺杂增加，降低了栅极对电流的有效控制，对电路可靠性产生不利影响。另外，特征尺寸的缩小迫使互连线的宽度和间距也缩小，使片上互连线电阻值和互电容值增加，导致电压降增大和串扰增加，这两方面因素均会导致严重的信号延时，破坏了系统的可靠性和信号的完整性。为了克服这个两难问题，本文探讨一种时间模式信号处理电路。其中时间数字转换器作为时间模式信号处理电路中关键模块，在一定程度上决定其性能的优劣。本文主要对时间数字转换器进行研究。首先，为了获得高分辨率时间数字转换器，在传统游标延时Flash型时间数字转换器结构基础上提出时间内插型时数转换器。该结构与电压模式内插型ADC原理相似，利用预放大模块减小量化级差，获得高分辨率。相比传统游标延时Flash型时间数字转换器，这种结构的分辨率能够获得成倍改善。作为时间内插型时数转换器的重要模块，时间差放大器直接决定其性能的好坏。以往的时间差放大器输入输出信号存在一定延时，加大了时间内插型时数转换器的转换时间，因此本文提出一种新的时间差放大器。该时间差放大器通过比较两个电容的充电时间来实现时间差的放大，由于输入输出时间差共用一个参考信号，因而有效地避免了延时缺陷。时间内插型时数转换器提高分辨率的同时也加大了电路的复杂程度，为此本文提出一种结构简单的相位内插型时数转换器。它利用相位内插器在振荡器输出信号中均匀插入新的振荡信号，从而减小量化级差，最终改善分辨率。与时间内插型时数转换器相比，此结构相当简单，不会产生太大的功耗。最后，对相位内插型时数转换器中的振荡器和内插器进行电路设计和原理分析，并利用HSPICE平台对电路进行仿真验证，实验结果表明该结构电路可行。