逻辑综合是将芯片设计的寄存器传输级(RTL)描述转化成为门级网表的过程,它是系统芯片从结构设计转向物理设计的重要步骤。在开始逻辑综合前,需要根据结构设计要求设置包括时序、面积和功耗在内的设计约束,这些约束是正确完成逻辑综合以及后续物理设计的基础;在逻辑综合的过程中,需要完成对结构必要的修改、采用正确的方法流程、在保证满足设计约束的前提下尽量提高与最终版图的时序一致性;在逻辑综合之后,必须对结果进行功能一致性检查。由于系统芯片集成度高、功能复杂、时序要求严格,因此对芯片设置正确的约束进而完成逻辑综合是一项工作量大、细节繁多的工作,也是顺利开展物理设计的必要前提。本文以设计约束和逻辑综合的基本理论为指导,以北京大学微处理研发中心的新型北大众志系统芯片SuperK为例,探讨并实践了在Synopsys公司的Design Compiler工作环境下针对复杂系统芯片进行约束设置和逻辑综合的完整的RTL集成逻辑综合流程,并深入讨论了常见问题和解决方法。为了减小逻辑综合时序分析结果和最终版图时序分析结果的差异、提高逻辑综合与版图设计的时序一致性,本文还实验了Design Compiler集成物理信息的逻辑综合方法并对实验结果进行了分析。最后,为验证逻辑综合结果的正确性,本文讨论了使用Synopsys的形式化验证工具Formality来检查设计功能一致性的常见问题及相应解决方法。在SuperK系统芯片上的实验结果表明,本文介绍的方法流程可以有效完成对复杂系统的约束设置和逻辑综合任务,在其中使用集成物理信息的逻辑综合技术可以明显减小逻辑综合与物理设计的时序分析结果的差异、减少设计反复,并在一定程度上改进时序性能。