微电子技术的发展主要是通过不断缩小器件的特征尺寸,提高芯片的集成度和增加硅片面积实现的。其中,器件尺寸的缩小是主要途径之一。然而随着CMOS集成电路的快速发展,作为传统CMOS器件的栅介质层SiO2的厚度已达到极限,不能继续满足器件等比例缩小的技术要求。因此,高介电常数(高K)材料作为栅介质层开始受到广泛关注。其中,氧化铪由于具有适中的介电常数(-21)、较大的与Si导带偏移量(～1.5eV)、较宽的带隙(-5.8eV)以及较好的热力学稳定性和电学性能,成为最具潜力且研究较广泛的栅介质材料。但氧化铪作为栅介质材料还存在如下缺陷：结晶温度低(-375℃)、氧空位浓度较高以及低K界面层的形成等。最近几年来,使用稀土氧化物取代SiO2作为栅介质材料已经成为新的研究热点。这主要是因为稀土氧化物具有较高的介电常数,而且与硅之问即使在高温下也具有较好的热力学稳定性,此外还具有较高的与硅导带偏移。因此,本论文选取氧化铪和稀土氧化物氧化钆作为高K栅介质材料,从氧空位的角度出发,有针对性地开展如下研究工作：(一)采用磁控共溅射的方法,同时使用氧化铪和氧化钆陶瓷靶材在单晶n-Si(100)基底上沉积了10nm氧化钆掺杂氧化铪三元非晶高K栅介质薄膜。X射线衍射表明所制备的薄膜为非晶态。HRTEM结果表明,沉积的薄膜在经450℃,20min PDA处理后仍然保持非晶态,且具有较薄的界面层。电容-电压(C-V)表征结果表明经氧化钆掺杂后的薄膜较未掺杂薄膜具有更好的电容特性,其介电常数可达31.6。电流-电压(I-V)表征表明,厚度为10nm的单晶薄膜在1V偏压时,具有较小的漏电流密度,仅为4.59x 10-6A/cm2,这表明氧化钆掺杂氧化铪非晶薄膜具有适合高K栅介质使用的介电常数,且氧化钆的掺杂具有抑制漏电流的能力。(二)进一步研究氧化钆掺杂氧化铪薄膜的电学特性。通过C-V和I-V测试对制成的Pt/GHO/Si的MOS电容结构进行表征,结果显示GHO薄膜漏电流密度随氧化钆掺杂功率的增大而降低,在60W处出现极值(栅压为1V时,漏电流密度9.35×10-7A/cm2),等效氧化层厚度EOT和K值亦在60W处出现极值,固定电荷密度(3.59×109cm2)和平带电压漂移(0.1V)也均在60W处出现极值。这主要是由于氧化钆的介电常数低于氧化铪,Gd-O的电负性差大于Hf-O,且Gd的原子半径大于Hf。(三)研究PDA(后续退火)气氛对掺杂薄膜电学性能的影响及漏电流机制。选取氧化钆掺杂功率为60W的GHO薄膜沉积工艺,在PDA过程中选取不同的气氛,如N2、O2、NH3以及Ar,对样品的I-V曲线进行拟合,结果表明,在空穴由衬底和栅注入情况下,不同气氛退火的漏电流机制均由Frenkel-Poole发射和Schottky发射共同作用,氧气氛退火很好地减少了高K栅介质的体缺陷,同时表明氧空位是主要的体缺陷,氨气可以更好地降低体缺陷,且相比于氮气退火其界面态更低。C-V表征表明,氧气退火促进了低K界面层的生长,N2及NH3退火对界面态有一定的钝化作用。C-V回滞表明NH3的回滞最小,氧气退火次之,此分析结果和I-V的漏电流机制相吻合。(四)从缺陷化学的角度,研究了氧化钆掺杂对氧化铪高K栅介质氧空位的抑制作用。纯氧化铪以及掺杂薄膜的O1s峰表明,当氧化钆的掺杂功率增加时,晶格氧峰位强度增强,经灵敏度因子计算出的所有样品O/M的值在增加,表明更多的M-O键的形成,即氧空位的减少。O1s峰位的XPS分析和C-V分析结果吻合。I-V曲线表明掺杂后的薄膜具有更低的漏电流值,氧化钆的掺杂使纯氧化铪栅介质薄膜的漏电流降低三个数量级。综上可见,稀土氧化物氧化钆掺杂通过减少氧空位而明显地降低了氧化铪栅介质薄膜的漏电流,改善其电学性能,当氧化钆的掺杂功率高于60W时,掺杂薄膜介电性能出现反相,主要原因在于氧化钆的介电常数低于氧化铪,当掺杂达到一定量时,介电常数开始发挥作用。通过对GHO高K栅介质薄膜的后续PDA气氛的漏电流机制的研究结果表明,氧气、氮气及氨气都能在一定程度上降低栅介质薄膜的体缺陷,且氮气及氨气氛退火可以改善薄膜的界面态。