【摘 要】
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在国家政策的鼓励支持下,集成电路（IC）行业进入快速发展阶段。正是由于IC的快速发展,使得模拟芯片也在近几年有了更加广阔的应用领域。其中逐次逼近型模数转换器（SAR ADC）作为一种常用的模数混合芯片,它具有低功耗,易制造,利于集成等优点,且在实际设计中,可以很好的适应工艺转变的需求,这些优点使它在工业控制,生物医疗,传感器网络等需要中等工作速度以及转换精度的领域受到了极大的青睐。随着这些领域对使
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在国家政策的鼓励支持下,集成电路（IC）行业进入快速发展阶段。正是由于IC的快速发展,使得模拟芯片也在近几年有了更加广阔的应用领域。其中逐次逼近型模数转换器（SAR ADC）作为一种常用的模数混合芯片,它具有低功耗,易制造,利于集成等优点,且在实际设计中,可以很好的适应工艺转变的需求,这些优点使它在工业控制,生物医疗,传感器网络等需要中等工作速度以及转换精度的领域受到了极大的青睐。随着这些领域对使用电池供电设备的需求越来越频繁,为降低这些设备电池及供电元件的损耗程度,保证这些设备有着更长的使用寿命,以及更稳定的工作状态,SAR ADC的低功耗需求也变得更加受到重视。本论文基于低功耗的设计要求,设计了一款12位,1 MS/s采样速度的逐次逼近型模数转换器。首先对SAR ADC进行系统级建模,建模主要包含了以下两点内容:第一是从SAR时序逻辑角度出发,分别对比了同步时序逻辑和异步时序逻辑的优缺点,然后确定采用半同步时序逻辑来降低比较器的固定等待时间,提升电路速度;第二是通过计算不同电容开关时序的功耗,采用改进VCM-based电容开关时序,并通过分段“6位+6位”的结构设计减少DAC总电容个数,从而实现降低功耗以及减小版图面积的目标;其次在系统建模的基础上,设计每个子模块的电路和版图,通过采用自举开关使得开关的线性度提高,同时设计比较器为动态比较器,其目的也是为了满足SAR ADC低功耗的设计要求,着重分析了比较器的速度优化、失调电压和噪声性能等非理想因素。通过对电容进行蒙塔卡罗仿真来确定DAC电容阵列中单位电容的取值,并设计一种改进的SAR逻辑控制电路,这种电路相比较传统的D触发器型SAR逻辑电路,通过动态逻辑单元来减少D触发器数量,从而降低数字逻辑的复杂度和功耗。最后对SAR ADC电路进行版图设计,并在版图设计时遵守相应的设计规则、匹配性原则以及可靠性原则。本论文在基于TSMC 0.18μm的标准CMOS工艺下设计了12 bits,1 MS/s的SAR ADC,版图总面积为300μm*180μm,后仿真结果表明:当电源电压为1.8 V,采样速度为1 MS/s时,其ENOB为10.97位,SNDR为66.189 dB,SFDR为67.569 dB,且功耗为318μW,符合设计需求。
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