在超大规模集成电路芯片设计中，物理设计(physical design)是芯片标准设计周期中的一个步骤。物理设计的任务是把前端设计的电路网表转换为可由芯片制造商实际生产的电路。它费时费力，是超大规模集成电路设计中最复杂的一步。生产出来的芯片能否正常工作的前提是要满足时序要求，因而时钟是芯片的心脏，时钟树设计在整个芯片设计中占有极其重要的地位。由于工艺尺寸不断缩小，特别是进入65nm以后40nm以下，其所造成的不确定性对芯片时钟的干扰越来越大，因此高质量的时钟树关系到整个芯片的工作性能。常规的时钟树综合已难以满足当今大型芯片设计中对时钟综合提出的时钟偏差(clock skew)和功耗等要求。H型，X型，X-H型和网格型时钟因为抗干扰能力强和时钟偏差小的特点，已经成功的运用于各类型芯片设计中。本文主要研究基于顶层为时钟脊柱+网格型时钟的多点时钟树的物理设计和实现。多点时钟树(multi-point clock tree synthesis)是一种新型的混合设计方法，它结合了常规时钟树和单纯网络型时钟设计许多有益的方面。多点时钟树的实现原理是时钟信号从芯片时钟源出发，通过分散在芯片内部的一排排定制的大型缓冲器所组成的时钟脊柱，到达时钟脊柱所驱动的顶层重布线层网格型时钟，再传递到分布在各个子模块内部并挂载到顶层网格型时钟上的多个时钟树根缓冲器的输入端，然后每个模块内部以这些根缓冲器的输出为多点时钟源来做时钟树综合。当电路引入OCV(on-chip variation)来计算时序时，与常规时钟树和单纯网格型时钟相比，多点时钟树具有更低的时钟偏移，更低的时钟延迟和更少的时序违例。文章中对于多点时钟树，总结了其具体的设计与实现方法；对于具体的模块进行了设计和比较分析，结果是多点时钟树明显比单点时钟树减少一半以上延迟，同时从各分接点开始的时钟分布也显著改善了模块内部时序。实验及研究结果对于评估时钟树综合的质量以及进一步推广多点时钟树在芯片内的应用具有一定参考价值。课题中多点时钟树实现的平台为linux操作系统，使用到的EDA软件有Cadence公司的Encounter和Synopsys公司的IC compiler。