随着集成电路的制造技术进入纳米阶段，集成电路的设计正由于工艺波动的影响而遇到更艰巨的挑战。工艺特征尺寸的减小，处理器主频的不断提高，以及设计规模的不断扩大，导致芯片上工艺、电压和温度的变化差异日趋增大，使得芯片频率等设计指标不再具备确定性，而是呈现较宽的概率分布。并且由此为设计者带来了新的关注点和设计方法，甚至引发了新的时序分析、优化技术与EDA工具的变革。　　时钟网络在芯片设计中具有最广的分布、最长的互连、最大的扇出，受到工艺波动的影响也最大。在纳米工艺下，抗工艺波动的高性能时钟网络设计成为当前集成电路设计中的重要研究课题。基于上述背景，本文重点研究时钟网络在纳米工艺条件下的抗工艺波动分析与优化方法。　　本文的主要贡献如下:　　(1)在抗工艺波动的全局时钟网络构建方面，本文首先全面地对全局时钟网络的各种构建参数进行了仿真和分析，对关键指标的影响进行了归纳和评价。在此基础上，结合先进工艺以及主流高性能处理器常用的H-tree+Mesh混合型时钟网络结构，进一步建立了全局时钟网络的最优配置算法。不但可以得到兼顾性能与容忍工艺波动的全局时钟网络，更比传统使用蒙特卡洛仿真方法筛选时钟网络节省了大量时间。　　(2)在抗工艺波动的局部时钟网络构建方面，本文提出了两种器件设计。一方面从减少底层时序器件的负载输入电容出发，提出构造一种多比特的触发器，有效减少了时钟树的挂载点数量和负载电容并提高了抗工艺波动能力;另一方面设计了一种优化加长沟道长度的延时器件，相同延迟下减少了底层时钟网络缓冲器的级数和面积，并获得了更好的抗工艺波动能力。对上述两种器件分别进行了原理图实现、版图级实现和实际仿真分析。试验结果表明使用多比特触发器的电路比传统使用单比特触发器的电路延迟分布分别降低了8.8％和5.9％;使用优化沟道长度的延时器件，在多数工艺角下，其单个延时器件比普通延时器件的波动范围减小了70％。　　(3)在抗工艺波动的时序终端器件方面，本文重点针对提高电路性能和容忍工艺波动的脉冲锁存器的电路进行研究及优化。本文首次实现了在统计时序分析的框架下，对脉冲锁存器的电路行为进行数学建模，使用解析方法分析及优化统计电路的时序性能，提出了考虑工艺波动影响的脉冲锁存器电路时钟周期分布公式。不同于以往用蒙特卡洛仿真对电路进行统计分析和优化的耗时费力，本章提出的解析分析和优化算法提高了对电路进行统计时序分析和优化的速度，同时因考虑了时钟和数据的波动，锁存器的瞬时电路特性而更全面准确。