随着无线通信、计算机技术等数字化处理技术的飞速发展,高速模数转换器作为其中的重要组成模块,其应用也越来越广泛。如今,无线通信系统中的数据传输与处理速率越来越快,已经达到GS/s以上,这对系统中的模数转换器的设计也提出了很大的挑战。为了获得如此高的转换速率,折叠插值结构模数转换器是一个很好的选择,因为这种结构具有与全并行结构相近的转换速率,同时在面积和功耗方面均优于全并行结构。所以,研究折叠插值结构模数转换器具有十分重大的现实意义。本文从折叠插值模数转换器的基本结构入手,分析研究了折叠和插值技术各自的功能以及电路实现方法,对比了不同实现方法的优缺点。在充分考虑了电路规模和复杂性的基础上,通过理论分析计算,确定了粗细量化通道分别完成高3位和低5位的量化转换；并基于本文对速率和功耗的考虑,运用了级间流水线、级联失调平均和粗细量化通道协同编码等技术对基本结构进行了改进；提出三与非门火花码校正方案对关键第6位进行编码,提高了高速转换过程中数字编码的可靠性；详细介绍了折叠插值模数转换器中各关键电路模块的设计,包括采样保持电路、折叠插值电路、参考电压串与预放大电路、比较器电路和数字编码电路。本文最终在TSMC0.18μm CMOS工艺下具体实现了1GS/s采样率、8bit分辨率的折叠插值模数转换器的设计,在Cadence仿真工具下完成了各个关键电路模块的设计与仿真。完成了整个系统的版图设计,芯片面积是1.5×1.4m2。提取版图寄生参数,进行后仿真,结果表明,在1GS/s采样率下输入信号频率为500MHz时,SNDR为45.09dB,SFDR为53.17dB,ENOB为7.20位,功耗是342mW。经流片测试结果表明,在200MS/s采样率下,最高ENOB达5.86bit,经过数字校正后精度可达7.0bit。