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本设计是针对某种体积小、运算速度和性能要求很高的特殊场合设计的32位浮点矩阵乘法运算单元，采用VHDL硬件描述语言，并在FPGA上实现。设计采用逻辑算法加法器结构，在调用乘法模块后，用加法器来实现求和。先对阶，然后尾数求和，再对结果进行规格化，可能出现两种非规格化情况；最后舍入，按照0舍1入法，采用IEEE-754中规定的向最近舍入模式对尾数进行舍入处理得到结果。文中给出了32位浮点矩阵乘法模块在QuartusⅡ上的仿真运算结果，并进行了误差分析。