【摘 要】
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研究了千兆以太网接收系统结构,在此基础上设计了千兆以太网的分接芯片,采用0.25 μm CMOS工艺设计的千兆网分接电路实现了1.25 Gbit/s数据的1∶10串/并转换,芯片核心面积470
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研究了千兆以太网接收系统结构,在此基础上设计了千兆以太网的分接芯片,采用0.25 μm CMOS工艺设计的千兆网分接电路实现了1.25 Gbit/s数据的1∶10串/并转换,芯片核心面积470 μm×320 μm,在输入摆幅为500 mV、输出负载50 Ω条件下,输出125 Mbit/s数据峰峰值是 828 mV ,抖动有效值为 10 ps,眼图占空比为41.5%,输出信号上升沿为 9 ps.电源为 3.3 V时功耗仅为161 mW.
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