基于有限状态机的通用雷达定时器设计

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【摘要】

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雷达定时器是雷达系统的重要组成部分,它的可靠性和稳定性是雷达系统可靠工作的基础.文章分析了雷达定时器的结构,结合FPGA的特点,提出一种基于有限状态机的通用雷达定时器的

【作者】

：

徐绍剑张平孙吉利

【机构】

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中国科学院电子学研究所,中国科学院电子学研究所北京100080中国科学院研究生院,北京100080中国科学院研究生院

【出处】

：

电子器件

【发表日期】

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2007年5期

【关键词】

：

雷达定时器有限状态机 FPGA VHDL general radar timer FPGA FSM VHDL

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雷达定时器是雷达系统的重要组成部分,它的可靠性和稳定性是雷达系统可靠工作的基础.文章分析了雷达定时器的结构,结合FPGA的特点,提出一种基于有限状态机的通用雷达定时器的设计方法,并在FPGA中予以实现.仿真及实验测试表明,该设计的定时精度达到纳秒级,脉冲间相对延时可大于200μs,可以很好地满足系统性能要求.本方法具有结构简单紧凑、成本低、可靠性高、精度高等优点.

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