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摘 要：文中介绍了一种P波段频率源的设计和实现方法及相关理论，采用锁相技术实现的该P波段频率源具有相位噪声低，杂散低等特点，已经用于某通信设备中。其主要技术指标如下：输出频率为800MHz，在10kHz处的相位噪声优于-90dBc/Hz，杂散抑制优于65dBc，由最后的测试结果可知，采用该方法设计的频率源能保证低杂散的指标要求同时又能显著地改善相位噪声水平，可广泛用于通信设备和测试系统中。
关键词：P波段；锁相环；相位噪声
频率源作为电子系统的核心，是决定电子系统性能的关键设备，雷达、通信、电子侦察和对抗设备中，高精度测试仪器实现高性能指标的关键技术之一。近些年来，越来越多的现代电子设备和系统的功能实现都直接依赖于所用频率源的性能。而且要求也越来越高，频率源正在朝着高频率、宽频带、小步进、低杂散、低相噪的方向发展。文中介绍的P波段频率源采用但锁相环的频率合成方式，通过合理的频率配置，保证了低杂散的指标要求又获得了低相噪特性，从而满足通信设备对频率源的要求。
1 锁相原理
锁相环( PLL)是一个闭环相位反馈系统，锁相环路由鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)等组成。鉴相器把输入信号的相位与压控振荡器输出信号的相位进行比较，鉴相器的输出信号是这两个输入信号之间相位误差的度量。输出一个正比于两个输入信号相位差的电压(或者电流)加到环路滤波器上，抑制噪声和高频分量后，再加到压控振荡器上，控制其频率变化，使输入信号与压控振荡器信号之间的相位差逐渐减小，最后达到动态锁定。
锁相环的原理框图如图1所示，当环路锁定时，控制电压把振荡器的频率平均值调整到与输入信号频率的平均值完全一样。对于一个输入信号的一个周期，振荡器仅输出一个周期。锁相并非意味着零相位误差；恒定的相位误差和起伏的相位误差都可能存在于锁相环中。过大的相位误差 会导致失锁。
2主要性能指标分析
2.1锁相环噪声性能分析
锁相环的各个组成部分是影响环路噪声性能的主要因素，严格分析它们对输出噪声的共同影响十分困难。通常为了分析方便，在锁定状态和小信号情况下，可将锁相环路视为线性系统，运用叠加原理研究环路对每个噪声源的线性过滤。锁相环路的噪声模型如图2所示。
注：ΔΦI(s)为参考源输入增加的相位噪声；VnPD(s)为鉴相器引入的噪声电压；Vnt(s)为VCO引入的噪声电压；ΔΦVCO(s)为等效于VCO增加的相位噪声；ΔΦO(s)为环路输出增加的相位噪声。
(1)VCO的相位噪声
根据环路分析，可得出
式中，GOP(s)为环路的开环增益。
显然，VCO的相位噪声可以通过提高环路增益来抑制，使环路带宽和开环增益最大。
(2)鉴相器的噪声电压
由于鉴相器增益Kd的作用，跟在其后的噪声电压VnPD(s)会降低到1/Kd(等于把噪声电压折合到鉴相器的输入端)，所以有如下传递函数
要使它们在输出端的影响最小，还应尽量使Kd最大。当然这种要求与1/GOP(s)要大是矛盾的。
(3)VCO的噪声电压
噪声电压Vnt(s)在VCO的输入端，KV为VCO的压控灵敏度。如果给定带宽，在VCO的输出端，显然Vnt(s)正比于KV，其传递函数为
在分析了各主要噪声的影响之后，环路的总输出噪声可根据线形叠加原理得到，即按功率普密度线性叠加。最后方程如下
综上可知，锁相环路输出噪声特性在环路带宽以内的为低通型相位噪声，主要是由参考源、分频器和鉴相器等引入的相位噪声( PLL 环路对鉴相器的泄漏呈“低通”特性)；在环路带宽以外的高通型的相位噪声主要是由VCO 决定的( PLL 环路对VCO的相位噪声而言是一个“高通”滤波器)。
2.2 杂散性能分析
锁相环产生杂散的途径主要有两种：一种是由电源50Hz和其它外部干扰串入环路对VCO形成调制而产生；另一种是鉴相频率泄露到锁相环输出端形成的杂散。抑制外部干扰可以通过电源稳压滤波，电路的合理布局等方法进行削减；而抑制鉴相频率泄露引起的杂散，一般采用在环路滤波器之后加辅助低通滤波器的方法。对于在实际调试中由于一些偶然因素引入的杂散，则需要找出杂散来源和路径，有目的地予以解决。
3 电路设计
C波段频率源的具体指标如下：
≤－90dBc/Hz@10kHz
≤－100dBc/Hz@100kHz
≤－105dBc/Hz@1MHz；
杂散抑制：≥65dBc。
该C波段频率源具有工作频带宽、相噪低、杂散低、步进小等特点。参考时钟频率为100MHz，产生800MHz输出频率。根据锁相环原理以及实际通信设备的需要设计以下方案。其中，参考频率REF由100MHz产生，VCO采用V580ME15-LF，其输出频率范围在745～885MHz，电源电压是10V，典型电流值是25mA，电压调谐范围在0.5～4.5V，典型相位噪声－108dBc/Hz@10kHz。典型二次谐波抑制为-12dBc，平均调谐灵敏度是53MHz/V，其输出功率为9.5±2.5dBm。在25℃条件下，800MHz对应的调谐电压约为1.75V。另外，鉴相器1选用Analog Device公司的整数分频鉴相器ADF4107，最大鉴相频率为104MHz，典型的相位噪声基底PNTOT=-219dBc/Hz。
将锁相环结构图进行仿真，得到在800MHz频率下环路的噪声系数仿真结果，如图3所示。
4 测试结果
经加工后得到实物图，并且利用Agilent E4407B频谱仪对该频率源的输出频谱进行测试，实物图以及800MHz频点下的测试结果如图4和图5所示。
由测试曲线可知，该频率源输出频率为800MHz，杂散的抑制均优于65dBc，相位噪声实测数据也满足系统指标要求，无失锁状态。
5结束语
文中设计的P波段频率源，采用锁相环技术，实现了良好的性能，已用于某通信设备中。此频率源具有宽低相噪、低杂散、小步进等优点。最后给出了主要指标的测试结果，说明该P波段频率源的设计和研制是比较成功的。
参考文献
[1] 杨 檍，鲍景富. 现代频率合成技术的研究进展[J]. 电讯技术，2007，47 (2): 1-5.
[2] Floyd M.Gardner，(姚剑清 译) Phaselock Techniques. Third Edition，人民邮电出版社，2007.11.
[3] MANASSEWITSCH V. 频率合成原理与设计[M]. 何松柏，宋亚梅，鲍景富，译. 北京: 电子工业出版社，2008: 66-92.
[4] 臧永蔓. 频率合成器的相位噪声分析[J]. 电磁场与微波，2007，37 (9): 39-40.
[5] FEN Yan Min. Low phase noise broadband microwave frequency synthesizer. Microwave and Millimeter Wave Technology Proceedings，1998.ICMMT 98. 1998 International Conference on，18-20 Aug. 1998: 142-145.
[6] PELLERANO S，LEVANTINO S，SAMORI C，et al. A 13.5-mW 5-GHz Frequency Synthesizer With Dynamic-Logic Frequency Divider，IEEE JOURNAL OF SOLID-STATE CIRCUITS，2004，39（2）：××
[7] BANERJEE D. PLL Performance Simulation and design[M]. 2006: 99.
[8] 郝绍杰. 基于集成频率合成器的锁相环设计[J]. 国外电子测量技术，2008 (1):12-15.
[9] Analog Device Inc. AD4107 datasheet. 2004.
[10] Z-COMMUNICATIONS，INC. V580ME15-LF PDF.
作者简介
于实(1986-)，男，在读硕士研究生，专业：电磁场与微波技术，主要研究方向：微波毫米波电路与系统。
关键词：P波段；锁相环；相位噪声
频率源作为电子系统的核心，是决定电子系统性能的关键设备，雷达、通信、电子侦察和对抗设备中，高精度测试仪器实现高性能指标的关键技术之一。近些年来，越来越多的现代电子设备和系统的功能实现都直接依赖于所用频率源的性能。而且要求也越来越高，频率源正在朝着高频率、宽频带、小步进、低杂散、低相噪的方向发展。文中介绍的P波段频率源采用但锁相环的频率合成方式，通过合理的频率配置，保证了低杂散的指标要求又获得了低相噪特性，从而满足通信设备对频率源的要求。
1 锁相原理
锁相环( PLL)是一个闭环相位反馈系统，锁相环路由鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)等组成。鉴相器把输入信号的相位与压控振荡器输出信号的相位进行比较，鉴相器的输出信号是这两个输入信号之间相位误差的度量。输出一个正比于两个输入信号相位差的电压(或者电流)加到环路滤波器上，抑制噪声和高频分量后，再加到压控振荡器上，控制其频率变化，使输入信号与压控振荡器信号之间的相位差逐渐减小，最后达到动态锁定。
锁相环的原理框图如图1所示，当环路锁定时，控制电压把振荡器的频率平均值调整到与输入信号频率的平均值完全一样。对于一个输入信号的一个周期，振荡器仅输出一个周期。锁相并非意味着零相位误差；恒定的相位误差和起伏的相位误差都可能存在于锁相环中。过大的相位误差 会导致失锁。
2主要性能指标分析
2.1锁相环噪声性能分析
锁相环的各个组成部分是影响环路噪声性能的主要因素，严格分析它们对输出噪声的共同影响十分困难。通常为了分析方便，在锁定状态和小信号情况下，可将锁相环路视为线性系统，运用叠加原理研究环路对每个噪声源的线性过滤。锁相环路的噪声模型如图2所示。
注：ΔΦI(s)为参考源输入增加的相位噪声；VnPD(s)为鉴相器引入的噪声电压；Vnt(s)为VCO引入的噪声电压；ΔΦVCO(s)为等效于VCO增加的相位噪声；ΔΦO(s)为环路输出增加的相位噪声。
(1)VCO的相位噪声
根据环路分析，可得出
式中，GOP(s)为环路的开环增益。
显然，VCO的相位噪声可以通过提高环路增益来抑制，使环路带宽和开环增益最大。
(2)鉴相器的噪声电压
由于鉴相器增益Kd的作用，跟在其后的噪声电压VnPD(s)会降低到1/Kd(等于把噪声电压折合到鉴相器的输入端)，所以有如下传递函数
要使它们在输出端的影响最小，还应尽量使Kd最大。当然这种要求与1/GOP(s)要大是矛盾的。
(3)VCO的噪声电压
噪声电压Vnt(s)在VCO的输入端，KV为VCO的压控灵敏度。如果给定带宽，在VCO的输出端，显然Vnt(s)正比于KV，其传递函数为
在分析了各主要噪声的影响之后，环路的总输出噪声可根据线形叠加原理得到，即按功率普密度线性叠加。最后方程如下
综上可知，锁相环路输出噪声特性在环路带宽以内的为低通型相位噪声，主要是由参考源、分频器和鉴相器等引入的相位噪声( PLL 环路对鉴相器的泄漏呈“低通”特性)；在环路带宽以外的高通型的相位噪声主要是由VCO 决定的( PLL 环路对VCO的相位噪声而言是一个“高通”滤波器)。
2.2 杂散性能分析
锁相环产生杂散的途径主要有两种：一种是由电源50Hz和其它外部干扰串入环路对VCO形成调制而产生；另一种是鉴相频率泄露到锁相环输出端形成的杂散。抑制外部干扰可以通过电源稳压滤波，电路的合理布局等方法进行削减；而抑制鉴相频率泄露引起的杂散，一般采用在环路滤波器之后加辅助低通滤波器的方法。对于在实际调试中由于一些偶然因素引入的杂散，则需要找出杂散来源和路径，有目的地予以解决。
3 电路设计
C波段频率源的具体指标如下：
≤－90dBc/Hz@10kHz
≤－100dBc/Hz@100kHz
≤－105dBc/Hz@1MHz；
杂散抑制：≥65dBc。
该C波段频率源具有工作频带宽、相噪低、杂散低、步进小等特点。参考时钟频率为100MHz，产生800MHz输出频率。根据锁相环原理以及实际通信设备的需要设计以下方案。其中，参考频率REF由100MHz产生，VCO采用V580ME15-LF，其输出频率范围在745～885MHz，电源电压是10V，典型电流值是25mA，电压调谐范围在0.5～4.5V，典型相位噪声－108dBc/Hz@10kHz。典型二次谐波抑制为-12dBc，平均调谐灵敏度是53MHz/V，其输出功率为9.5±2.5dBm。在25℃条件下，800MHz对应的调谐电压约为1.75V。另外，鉴相器1选用Analog Device公司的整数分频鉴相器ADF4107，最大鉴相频率为104MHz，典型的相位噪声基底PNTOT=-219dBc/Hz。
将锁相环结构图进行仿真，得到在800MHz频率下环路的噪声系数仿真结果，如图3所示。
4 测试结果
经加工后得到实物图，并且利用Agilent E4407B频谱仪对该频率源的输出频谱进行测试，实物图以及800MHz频点下的测试结果如图4和图5所示。
由测试曲线可知，该频率源输出频率为800MHz，杂散的抑制均优于65dBc，相位噪声实测数据也满足系统指标要求，无失锁状态。
5结束语
文中设计的P波段频率源，采用锁相环技术，实现了良好的性能，已用于某通信设备中。此频率源具有宽低相噪、低杂散、小步进等优点。最后给出了主要指标的测试结果，说明该P波段频率源的设计和研制是比较成功的。
参考文献
[1] 杨 檍，鲍景富. 现代频率合成技术的研究进展[J]. 电讯技术，2007，47 (2): 1-5.
[2] Floyd M.Gardner，(姚剑清 译) Phaselock Techniques. Third Edition，人民邮电出版社，2007.11.
[3] MANASSEWITSCH V. 频率合成原理与设计[M]. 何松柏，宋亚梅，鲍景富，译. 北京: 电子工业出版社，2008: 66-92.
[4] 臧永蔓. 频率合成器的相位噪声分析[J]. 电磁场与微波，2007，37 (9): 39-40.
[5] FEN Yan Min. Low phase noise broadband microwave frequency synthesizer. Microwave and Millimeter Wave Technology Proceedings，1998.ICMMT 98. 1998 International Conference on，18-20 Aug. 1998: 142-145.
[6] PELLERANO S，LEVANTINO S，SAMORI C，et al. A 13.5-mW 5-GHz Frequency Synthesizer With Dynamic-Logic Frequency Divider，IEEE JOURNAL OF SOLID-STATE CIRCUITS，2004，39（2）：××
[7] BANERJEE D. PLL Performance Simulation and design[M]. 2006: 99.
[8] 郝绍杰. 基于集成频率合成器的锁相环设计[J]. 国外电子测量技术，2008 (1):12-15.
[9] Analog Device Inc. AD4107 datasheet. 2004.
[10] Z-COMMUNICATIONS，INC. V580ME15-LF PDF.
作者简介
于实(1986-)，男，在读硕士研究生，专业：电磁场与微波技术，主要研究方向：微波毫米波电路与系统。