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提出了一种适用于H．264编解码环内去块效应滤波的VLSI结构。利用相邻4×4像素块间数据的依赖关系合理组织数据存储顺序．并通过增加本地SRAM，使垂直滤波数据来自本地，读写外部SDRAM的次数减半，从而大大减少滤波处理的周期数。设置转置寄存器，水平滤波和垂直滤波可共用一维滤波电路。仿真结果显示，一个宏块去块效应滤波仅需要230个周期。在0．18μm工艺下，最大频率100M时，综合逻辑门数为14K。