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设计了一种H．264标准的CAVLC编码器，对原有软件流程进行部分改进，提出了并行处理各编码子模块的算法结构。重点对非零系数级（1evel）编码模块进行优化，采用并行处理和流水线相结合的结构。减少了cavle编码的时钟周期，提供了稳定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250FPGA进行实现验证，最高时钟频率可达158．1MHz，可满足实时编码H．264高清视频要求。