论文部分内容阅读
传统的线性卷积方法在处理实际工程中经常遇到输入序列具有较长持续时间的情况时，无法达到信号“实时”处理的要求，一般采用分段卷积的思想完成设计。文章设计了一种基于VHDL的快速线性卷积的模块，该模块以XILINX公司的FPGA芯片VIRTEX2V3000作为控制和处理核心，经检验该方法正确且能很好地满足对信号进行实时处理的要求。