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针对RS译码器结构复杂，资源消耗大的问题，提出了一种基于动态可重构技术的RS译码器；该译码器将伴随多项式计算和钱氏搜索算法在同一个可重构模块RSCM中通过动态改变电路结构，以时分复用的方式实现；给出了基于状态机的译码控制器，实现各功能模块的调用；采用VHDL语言实现，在Quartus II 7．2环境下进行仿真；结果表明，该译码器能有效降低硬件资源占用率，最高时钟频率达到124MHz。