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本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型。并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案。
FPGA时钟分配网络设计技术
【摘 要】
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本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型。并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案。
【机 构】
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江南大学信息工程学院江南大学信息工程学院214035无锡215500常熟常熟理工学院教育技术中心214035无锡214035无锡中国电子科技集团公司第58所
【出 处】
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微计算机信息
【发表日期】
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2008年02期
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