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全数字锁相环（ADPLL）与混合信号锁相环相比，具有功耗低、面积小、锁定时间短和易于移植等优点。提出了一种新的全数字锁相环结构，建立了该锁相环的系统级数学模型，通过Matlab仿真验证了系统的可行性，并用非线性理论证明了该系统的稳定性。并用建立的系统结构实现了ADPLL的电路版图，电路版图经0.13μm工艺流片验证，实现了输入为2-25 MHz、输出为25-500 MHz的全数字锁相环电路样品。