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采用基于现场可编程门阵列（FPGA）模型的数字电路函数级在线自适应进化方法，提出了一种新的有效的进化策略：根据目标电路的功能组成将目标电路分解为多个子模块单元，然后对多个子模块单元分别进行进化设计，再利用子模块单元进行预期目标数字电路的在线进化，以降低每一级进化的染色体长度和提高收敛速度。以4×2乘法器电路为例，用这种方法成功实现了数字电路在线进化，结果表明，与逻辑门级进化方法相比，该方法改善了在线进化时存在染色体过长、收敛速度缓慢、测试评估困难的状况，收敛速度提高了5倍左右。