【摘 要】
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以FPGA为核心的数字秒表,具有外围电路少、集成度高、可靠性强等特点。该数字秒表的设计是以VHDL为开发工具,以QuartusⅡ为软件平台,采用模块化设计,并通过数码管驱动电路动
【机 构】
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西安航空技术高等专科学校电气工程系
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以FPGA为核心的数字秒表,具有外围电路少、集成度高、可靠性强等特点。该数字秒表的设计是以VHDL为开发工具,以QuartusⅡ为软件平台,采用模块化设计,并通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。
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