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摘 要：该文设计了一种基于ADS1274的多通道模拟差分信号数据采集装置。该装置包含差分信号缓冲放大器、模拟数字转换器、CPLD子系统和USB2.0接口。由于ADS1274的数据总线时钟对主时钟严格同步，该文采用设计了时隙任务分配机制控制ADS1274和USB2.0系统工作。以10 Hz，1.05 V正弦差分信号为测试信号，本装置采集的信号主频率成分比位于0.1πrad/s最大噪声频率成分大60 dB。
关键词：多通道模拟 差分信号 数据采集器 设计
中图分类号：TP274 文献标识码：A 文章编号：1674-098X（2014）01（a）-0062-02
差分信号的是一种信号传输技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相等，相位相反。差分信号的优点是：1）抗干扰能力强。干扰噪声一般会等值、同时的被加载到两根信号线上，而其差值为0，即，噪声对信号的逻辑意义不产生影响；能有效抑制电磁干扰（EMI）。由于两根导线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，其电磁场将相互抵消。因此对外界的电磁干扰也小[1，2]。在模拟信号采集过程中，模拟差分信号常用于模数转换器的输入端，以提高信号采集的质量。本文详细叙述了一种基于CPLD的多通道模拟差分信号采集装置的结构和设计方法。
1 系统总体结构
本装置的总体结构图如图1所示。本系统分为差分信号缓冲放大器、ADS1274子系统、CPLD子系统和USB 2.0接口电路5个部分。外部输入的模拟差分信号进入差分信号缓冲放大器进行缓冲放大。然后，缓冲放大器输出的差分信号输入ADS1274子系统进行模数转换，转变为数字信号。经ADS1274转换后的数据经CPLD送入USB2.0接口模块，通过USB接口送往上位机。
2 硬件设计
2.1 差分信号缓冲放大器
差分信号缓冲放大器以美国TI公司生产的宽带高速差分运放THS4521为核心。C1+和C1-为差分信号的输入端，差分放大器的共模电压由VCOM引脚提供[3]，在本设计中，该电压为2.5V。R65、R66、R69和R70共同决定了整个差分放大器的增益，系统中的增益为2倍。R67和R68为匹配电阻。由于THS4521可用于高频信号的放大，因此需要连接50 Ω电阻进行阻抗匹配。
2.2 ADS1274子系统
ADS1274的主要部分可分为数据转换部分和子系统配置部分[4]，如图3和图4所示。在ADS1274数据转换部分中，AINP1、AINN1 至AINP4、AINN4引脚为4个通道的差分信号输入端。为了使得，差分通道的两个信号之间幅度相同，相位相差180 °，需要在差分信号两个引脚之间并联一个2.2nF的陶瓷电容。VCOM为THS4521提供2.5 V的共模电压。VREF引脚接2.5 V精密电压源，为ADS1274提供模数转换所需参考电压。SYNC为ADS1274多芯片同步引脚。SCLK为ADS1274数据端口时钟。DOUT1至DOUT4分别为ADS1274芯片内部4个同步模数转换通道的数据输出端。在SCLK数据时钟的作用下，可以将4个通道的数据串行输出。DRDY为模数转换后的标志位。CPLD可通过该接口与ADS1274实现数据交换的同步。
相比其他类型的模数转换器，ADS1274主要靠硬件接口设置其工作状态。其中，TEST0和TEST1为测试端口，常规使用时要接地。FORMAT0至FORMAT2为模数转换数据格式设置端口。ADS1274支持6种数据格式[4]。PWDN1至PWDN4为信号通道开关，当其接地时对应的信号通道关闭，不进行模数转换。CLK为ADS1274主时钟引脚。CLKDIV为时钟分频设置引脚。MODE0和MODE1分别为ADS1274采样模式控制引脚。ADS1274的采样率由CLK、CLKDIV、MODE0和MODE14个引脚共同确定。
2.3 CPLD子系统
CPLD子系统主要由Altera公司生产的EPM240T100CN芯片组成。该子系统将ADS1274控制部分程序和USB2.0接口电路软件控制部分程序整合在一起。由于ADS1274数据接口协议和主时钟必须严格同步，普通的单片机甚至是ARM等嵌入式系统难以胜任，因此，必须使用CPLD进行控制。
2.4 USB 2.0接口
本文选用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片FT245RL。该芯片集成了微控制器，并且把实现USB通信协议的固件程序直接固化在芯片中，同时提供了PC端的设备驱动程序，用户只需进行必要的硬件设计和简单的软件编程，所以大大降低了开发难度。图5中，D0至D7为8bit的双向数据接口。RD#和WR分别为读取时钟和写入时钟。RXF#和TXE#分别为读标志位和写标志位。
3 软件设计
由于ADS1274的数据总线与主时钟要求严格的相位同步[4]，通常的有限状态机不容易满足要求。本文提出一种以主时钟为基准，根据任务的先后次序，对不同功能模块进行操作的编程思路。CPLD主时钟为4.096 MHz，ADS1274设置为低速模式，采样率为1kHz。根据表1和表2，MODE=11，DIV=0，由主时钟经CPLD 8分频得到ADS1274的时钟为512 kHz。我们叙述方便起见，我们将一个主时钟周期1/4.096 MHz=0.244 uS设置为一个时隙。
3.1 时隙分配方案
3.2 RD任务
进入RD任务后，程序启动一个模8计数器，当计数值为3时，读ADS1274 DOUT引脚，并把时钟引脚置1；当模8计数器计数值为7时，将ADS1274时钟引脚置0。这样就可以将数据以串行方式从ADS1274中读取。
4 实验结果
我们以Agilent 3352函数信号发生器作为信号源对系统进行了测试。测试信号为10 Hz，幅值为1.05 V的正弦差分信号。图7为采集信号的功率谱图。图7中，信号频率比位于0.1πrad/s的最大干扰频率功率大60dB，因此本系统能够较好完成信号采集工作。
5 结语
该文设计了一种采集模拟差分信号的数据采集装置，包含差分信号缓冲放大器、ADS1274模数转换器、CPLD子系统和USB2.0接口电路。CPLD系统的程序能够完成信号采集和传输的工作。通过对采集信号的时域和频域分析，本设计对低频差分信号的采集具有较好性能。在输入10Hz 1.05V测试信号时，信号的功率比噪声功率大60dB。
参考文献
[1] 宋正勋，谭宝华.低压差分信号技术[J]. 长春光学精密机械学院学报，2000， 23（2）：33-36.
[2] 刘松江，陶翼.集成运算放大器在差分信号处理中的应用[J].计算机与数字工程，2008，36（6）：67-69.
[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.
[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.
关键词：多通道模拟 差分信号 数据采集器 设计
中图分类号：TP274 文献标识码：A 文章编号：1674-098X（2014）01（a）-0062-02
差分信号的是一种信号传输技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相等，相位相反。差分信号的优点是：1）抗干扰能力强。干扰噪声一般会等值、同时的被加载到两根信号线上，而其差值为0，即，噪声对信号的逻辑意义不产生影响；能有效抑制电磁干扰（EMI）。由于两根导线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，其电磁场将相互抵消。因此对外界的电磁干扰也小[1，2]。在模拟信号采集过程中，模拟差分信号常用于模数转换器的输入端，以提高信号采集的质量。本文详细叙述了一种基于CPLD的多通道模拟差分信号采集装置的结构和设计方法。
1 系统总体结构
本装置的总体结构图如图1所示。本系统分为差分信号缓冲放大器、ADS1274子系统、CPLD子系统和USB 2.0接口电路5个部分。外部输入的模拟差分信号进入差分信号缓冲放大器进行缓冲放大。然后，缓冲放大器输出的差分信号输入ADS1274子系统进行模数转换，转变为数字信号。经ADS1274转换后的数据经CPLD送入USB2.0接口模块，通过USB接口送往上位机。
2 硬件设计
2.1 差分信号缓冲放大器
差分信号缓冲放大器以美国TI公司生产的宽带高速差分运放THS4521为核心。C1+和C1-为差分信号的输入端，差分放大器的共模电压由VCOM引脚提供[3]，在本设计中，该电压为2.5V。R65、R66、R69和R70共同决定了整个差分放大器的增益，系统中的增益为2倍。R67和R68为匹配电阻。由于THS4521可用于高频信号的放大，因此需要连接50 Ω电阻进行阻抗匹配。
2.2 ADS1274子系统
ADS1274的主要部分可分为数据转换部分和子系统配置部分[4]，如图3和图4所示。在ADS1274数据转换部分中，AINP1、AINN1 至AINP4、AINN4引脚为4个通道的差分信号输入端。为了使得，差分通道的两个信号之间幅度相同，相位相差180 °，需要在差分信号两个引脚之间并联一个2.2nF的陶瓷电容。VCOM为THS4521提供2.5 V的共模电压。VREF引脚接2.5 V精密电压源，为ADS1274提供模数转换所需参考电压。SYNC为ADS1274多芯片同步引脚。SCLK为ADS1274数据端口时钟。DOUT1至DOUT4分别为ADS1274芯片内部4个同步模数转换通道的数据输出端。在SCLK数据时钟的作用下，可以将4个通道的数据串行输出。DRDY为模数转换后的标志位。CPLD可通过该接口与ADS1274实现数据交换的同步。
相比其他类型的模数转换器，ADS1274主要靠硬件接口设置其工作状态。其中，TEST0和TEST1为测试端口，常规使用时要接地。FORMAT0至FORMAT2为模数转换数据格式设置端口。ADS1274支持6种数据格式[4]。PWDN1至PWDN4为信号通道开关，当其接地时对应的信号通道关闭，不进行模数转换。CLK为ADS1274主时钟引脚。CLKDIV为时钟分频设置引脚。MODE0和MODE1分别为ADS1274采样模式控制引脚。ADS1274的采样率由CLK、CLKDIV、MODE0和MODE14个引脚共同确定。
2.3 CPLD子系统
CPLD子系统主要由Altera公司生产的EPM240T100CN芯片组成。该子系统将ADS1274控制部分程序和USB2.0接口电路软件控制部分程序整合在一起。由于ADS1274数据接口协议和主时钟必须严格同步，普通的单片机甚至是ARM等嵌入式系统难以胜任，因此，必须使用CPLD进行控制。
2.4 USB 2.0接口
本文选用FTDI（Future Technology Devices Intl.Ltd.）公司推出的USB芯片FT245RL。该芯片集成了微控制器，并且把实现USB通信协议的固件程序直接固化在芯片中，同时提供了PC端的设备驱动程序，用户只需进行必要的硬件设计和简单的软件编程，所以大大降低了开发难度。图5中，D0至D7为8bit的双向数据接口。RD#和WR分别为读取时钟和写入时钟。RXF#和TXE#分别为读标志位和写标志位。
3 软件设计
由于ADS1274的数据总线与主时钟要求严格的相位同步[4]，通常的有限状态机不容易满足要求。本文提出一种以主时钟为基准，根据任务的先后次序，对不同功能模块进行操作的编程思路。CPLD主时钟为4.096 MHz，ADS1274设置为低速模式，采样率为1kHz。根据表1和表2，MODE=11，DIV=0，由主时钟经CPLD 8分频得到ADS1274的时钟为512 kHz。我们叙述方便起见，我们将一个主时钟周期1/4.096 MHz=0.244 uS设置为一个时隙。
3.1 时隙分配方案
3.2 RD任务
进入RD任务后，程序启动一个模8计数器，当计数值为3时，读ADS1274 DOUT引脚，并把时钟引脚置1；当模8计数器计数值为7时，将ADS1274时钟引脚置0。这样就可以将数据以串行方式从ADS1274中读取。
4 实验结果
我们以Agilent 3352函数信号发生器作为信号源对系统进行了测试。测试信号为10 Hz，幅值为1.05 V的正弦差分信号。图7为采集信号的功率谱图。图7中，信号频率比位于0.1πrad/s的最大干扰频率功率大60dB，因此本系统能够较好完成信号采集工作。
5 结语
该文设计了一种采集模拟差分信号的数据采集装置，包含差分信号缓冲放大器、ADS1274模数转换器、CPLD子系统和USB2.0接口电路。CPLD系统的程序能够完成信号采集和传输的工作。通过对采集信号的时域和频域分析，本设计对低频差分信号的采集具有较好性能。在输入10Hz 1.05V测试信号时，信号的功率比噪声功率大60dB。
参考文献
[1] 宋正勋，谭宝华.低压差分信号技术[J]. 长春光学精密机械学院学报，2000， 23（2）：33-36.
[2] 刘松江，陶翼.集成运算放大器在差分信号处理中的应用[J].计算机与数字工程，2008，36（6）：67-69.
[3] Texas Instruments.THS4521 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ths4521.pdf.
[4] Texas Instruments.ADS1274 datasheet [EB/OL].http：//www.ti.com/lit/ds/symlink/ads1274.pdf.