【摘 要】
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本文给出了一款基于DDS+PLL+混频技术的0.3～1300MHz扫频源设计,并对这种方案进行了可行性分析。该方案为DDS激励PLL的方案,用到两个锁相环。其中一路由DDS输出作为PLL的激励信
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本文给出了一款基于DDS+PLL+混频技术的0.3～1300MHz扫频源设计,并对这种方案进行了可行性分析。该方案为DDS激励PLL的方案,用到两个锁相环。其中一路由DDS输出作为PLL的激励信号,PLL设计成N倍频环;另一路经过锁相得到固定频率信号,最终这两路信号再进行混频。针对目标市场,在考虑成本的前提下,方案保证了一定的相位噪声和杂散抑制,对输出电平平坦度做了一定的控制,同时利用DDS的高频率分辨率、容易实现程序控制等优点以及PLL很高的工作频率和良好的窄带滤波特性,实现了小步进、切换时间短的宽带扫频源。测试结果达到了预期目的,证明了方案的可行性。
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