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随着数字电子系统设计的快速发展，FPGA（现场可编程门阵列）在一些实际应用系统中通常包含有多个不同时钟，而系统功能实现的前提就是要完成数据在多个不同的时钟域之间进行传输，通常会产生亚稳态危害，为了较小亚稳态风险，本文分析了在跨时钟域时系统可能出现的亚稳态问题，提出了在FPGA工程设计中实现不同时钟域间的数据同步方法，对异步FIFO缓存法做了重点介绍．读写地址指针均采用了格雷码的形式，格雷码的特点是的相毒F元之间每一次只有一位数据发生变化，所以系统的亚稳态风险会减小，通过Modelsim软件的仿真，验证了异