【摘 要】
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给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32＋32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分
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给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32＋32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器（如RSA、ECC）,在0.25 μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.
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