【摘 要】
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由于Ge/Si存在4.2％晶格失配,Si基外延Ge中的穿透位错密度(TDD)极高,导致器件暗电流偏大.低温Ge/Si异质键合可以通过抑制失配位错传播降低Ge薄膜中的TDD,在高质量大失配薄膜制
【机 构】
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闽南师范大学物理与信息工程学院,福建漳州 363000;福建省漳州第一职业中专学校,福建漳州 363000
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由于Ge/Si存在4.2％晶格失配,Si基外延Ge中的穿透位错密度(TDD)极高,导致器件暗电流偏大.低温Ge/Si异质键合可以通过抑制失配位错传播降低Ge薄膜中的TDD,在高质量大失配薄膜制备方面展现出巨大的潜力.然而,Ge/Si键合界面由于亲水反应形成的纳米级氧化层会对异质结性能产生影响.基于载流子基本方程,在键合界面构建载流子非局域量子隧穿模型,通过半经典近似解法研究Ge/Si异质键合界面氧化层厚度(dO)对异质结暗电流、总电流、光谱响应、带宽等性能的影响,并揭示异质结性能影响机制.研究表明:随着dO的增加,氧化层对载流子的阻挡效应增强,导致器件暗电流、总电流和光谱响应下降.由于氧化层的分压效应,dO的增加导致Ge层中电场下降,载流子速率降低,进而导致异质结高频特性变差.为确保键合Ge/Si异质结优异的光电特性,dO必须控制在0.50nm以内.
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