【摘 要】
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基于集成电路进行数字系统设计时,依据电路性能指标的描述,首先构造输入输出关系的真值表,建立算法模型,直接依据行为描述的真值表而设计的电路结构不明确,不利于逻辑综合;在
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基于集成电路进行数字系统设计时,依据电路性能指标的描述,首先构造输入输出关系的真值表,建立算法模型,直接依据行为描述的真值表而设计的电路结构不明确,不利于逻辑综合;在行为域分析基础上优化设计,可得数据流描述模型,使VHDL描述模型简化,但其描述对所设计电路结构不明确,VHDL描述过程中要考虑一系列不适用于逻辑综合的约束条件的限制;门级结构域层次化优化描述模型给出明确的设计电路结构,通过描述模型对逻辑门级仿真可得到精确的电路的时序信息.
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