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在高能物理实验中,由于需要预测数据传输时间,触发器和高速数据传输系统需要具有固定延时的串行链路。然而,当前嵌入在最新一代可编程逻辑门阵列（FPGA）中的高速收发器通常是不带固定延时能力的。给出了基于LOCic编解码器的固定延时传输设计。讨论了LOCic解码器中帧头位置鉴别寄存器与数据串行传输相位延时间的关系。实验和测试结果表明给出的固定延时设计简单,可靠可行。