【摘 要】
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设计一种应用于锁相环(PLL)中的锁定检测电路(LDC).该电路采用移位寄存器的方式,当连续18个时钟周期内检测到锁定时,输出通过正反馈置为高电平.同时,在该电路中加入复位及强
【机 构】
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华侨大学信息科学与工程学院,厦门市ASIC与系统重点实验室
【基金项目】
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福建省科技计划重点项目(2013H0029);福建省泉州市科技计划项目(2013Z33);华侨大学研究生科研创新能力培育计划资助项目(1400201019)
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设计一种应用于锁相环(PLL)中的锁定检测电路(LDC).该电路采用移位寄存器的方式,当连续18个时钟周期内检测到锁定时,输出通过正反馈置为高电平.同时,在该电路中加入复位及强制锁定端口,采用SMIC 28nm CMOS标准工艺库实现.仿真结果表明:当电源电压为0.9V,参考频率在10~100 MHz范围内时,均可完成锁定检测.
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