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研究超前滞后型数字锁相环的系统原理．讨论了数字信号在3个功能模块超前滞后的原理，给出了它们在FPGA／CPLD中实现的方式，为需要全数字锁相环控制的设备提供了一种可行的电路设计方案．
超前滞后型数字锁相环LL-DPLL在FPGA／CPLD中的实现
【摘 要】
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研究超前滞后型数字锁相环的系统原理．讨论了数字信号在3个功能模块超前滞后的原理，给出了它们在FPGA／CPLD中实现的方式，为需要全数字锁相环控制的设备提供了一种可行的电路设计
【机 构】
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湖北大学知行学院计算机科学系
【出 处】
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湖北大学学报(自然科学版)
【发表日期】
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2009年4期
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